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EDA实验【实验三】含异步清0和同步时钟使能的4位加法计数器整理课件实验目的掌握简单逻辑电路的设计方法。学习使用VHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计。整理课件实验原理以下图是本试验中设计所要的计数器，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，输入端有异步清零信号RST，高电平有效；时钟信号CLK；计数使能信号ENA，高电平有效；输出端有进位信号COUT和计数值OUTY。当异步复位信号RST是高电平时，计数值OUTY输出0；当计数使能控制信号整理课件实验原理ENA为‘1’时允许计数，当ENA为‘0’时停止计数。计数器输出为“1111〞时(十进制计数器，输出为“1001〞)，进位信COUT为“1〞，否那么COUT输出为“0〞。整理课件实验内容程序5-2:IFRST='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI<"1001"THENCQI<=CQI+1;ELSECQI<="0000";ENDIF;整理课件实验内容ENDIF;ENDIF;COUT<=CQI(0)ANDANDCQI(3);整理课件实验要求说明例5-1各语句的含义，以及该例的整体功能。在MAXPLUSII上进行编辑、编译、综合、适配、仿真。设计10进制计数器的程序进行编辑、编译、综合、适配、仿真；并进行引脚锁定及硬件测试。建议选实验电路模式5，用数码1显示译码输出〔PIO19---PIO16〕，D8〔PIO15〕作为进位输出，键8、键7〔PIO7---PIO6〕两位控制输入，硬件验证译码器的工作性能。整理课件实验数据记录整理课件思考题在例4-3-1中是否可以不定义信号

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