硬件设计用户指南

2015。保留一切权利商标声、注2015。保留一切权利商标声、注前前言前前言iHi3518EHi3518E前言前言(目目录前 1原理图设计目目录前 1原理图设计建 DDR电路设 Flash和EMMC设 POR复位和 CORE电源设 DDR电源设 IO电源设 PLL电源设 1.3.1 1.3.2USB2.0接 MAC接口设 VI接口设 VO接口设 SDIO接口设 SPI和I2C接 Sensor板设 2PCB设计建 目2.1小系统PCB设计建 目2.1小系统PCB设计建 USB接口设 VI接 3整机ESD和热设计建 背 整机ESD设计建 4.1Hi3518EV200/Hi3518EV201与Hi3516CV200差 4.2Hi3516CV200设计建 DDR3/3L接 DDR电源原理图设 PCB设计建 插图目图1-124MHz晶体振荡电 图1-3SFC插图目图1-124MHz晶体振荡电 图1-3SFC接口的上下拉设 图1-4双片SPIFLASH拓扑示意 图1-5EMMC连接方式示意 图1-7Core电源的设计原理 图1-8Hi3518EV20XCore电源滤波电容类 图1-9Hi3516CV200Core电源滤波电容类 图1-10电源分压网络参考设 图1-12DDR电源的原理图设 图1-14电源上电顺序参考 图1-15电源下电顺序参考 图1-22“5线模式”I2S主模式连接方 图1-23“5线模式”I2S从模式连接方 图2-1Hi3518EV20X对应的core电源管 v图2-2Hi3516CV200对应的core电源管 图2-2Hi3516CV200对应的core电源管 图2-624Mhz系统时钟和RTC时钟的PCB设 图2-9双MIC输入的MIC_BIAS的PCB设 图2-10音频输入/输出信号线的底板PCB设 图2-11音频信号线包地与其他高速信号线隔离的PCB设 图2-12音频信号线包地与其他高速信号线隔离的PCB设 图2-13VI部分的PCB设 图4-2DDR3/3L电源滤波电容(DDR颗粒端 图4-7Bottom层信号走线设 表格目表1-1单片SPIFlash表格目表1-1单片SPIFlash匹配设计推 表1-2双片SPIFlash匹配设计推 表1-3EMMC匹配设计推 表1-4硬件配置信号描 表1-5JTAGDebug接口信 表1-6芯片I/O电源设计要 表1-7VI接口默认对接设计建 1原理图设计建1原理图设计建Clocking钟电路，时钟电路设计及器件参数如图1-1所示。1件参数如图1-2所示。图1-2RTC件参数如图1-2所示。图1-2RTC晶体振荡电1.1.2DDRHi3516CV200的DDR电路的设计，将在本文档的第四章节讲述。2FlashEMMCFLASHHi3518EV20XSPIFlash接口支持对FlashEMMCFLASHHi3518EV20XSPIFlash接口支持对SPINORFLASHSPINANDFLASH。如果硬件配置选SPIFLASH启动，那么在主芯片的复位信号释放之后，主芯片默认从SFC_CSN0管脚连接的SPIFlash（存放有Uboot）启动。FLASH信号处表1-1SPIFlash匹配设计推图1-3SFC接口的上下拉设3信Hi3518EV20X端串接22Ω阻板级直连，其SFC_WP需使用4.7kΩ的电阻下拉，体对接原理图如0所示。表1-2SPIFlash匹配设计推图1-4SPIFLASH拓扑示意为”T”表1-2SPIFlash匹配设计推图1-4SPIFLASH拓扑示意为”T”设计时需按照表1-2的要求在信号线上添加上下配置电阻。Hi3518EV20XSPIFLASH时，所选SPIFLASHI/O接口电压（有3.3V1.8V两种）需与Hi3518EV20XDVDD3318_EMMC管脚的供电电压一致DVDD3318_EMMC（可以为3.3V1.8V，与选用的SPIFlashI/O电源有关）管脚UART1/2供电，因此，使用UART1/2时需要注意与对接器件的电平兼容4SpiSpi(存放信两片SPIFLASH与“T”点之间串22Ω匹配电阻阻，具体拓扑如所0示。T型拓扑，缩短“T”点SPIFlash之拉，SFC_HOLD需使4.7kΩ的电阻板级直连，两个信号都需使用4.7的电阻上拉EMMCHi3518EV20XEMMC接口与SPIFLASH接口和UART1/2接口复用，接口时钟频率100MHzEMMCHi3518EV20XEMMC接口与SPIFLASH接口和UART1/2接口复用，接口时钟频率100MHz，具体请参《Hi3518EV20X/Hi3516CV200HDIPCameraSoc用户指南》的EMMC接口章节内容。EMMCEMMC匹配设计推荐如1-1-554kΩ的电阻上拉。4kΩ的电阻上拉。4短，且需要使用47KΩ的电阻下拉444EMMCEMMC对应的器件种Hi3518EV20X的DVDD3318_EMMC管脚的供电电压一致。FLASH、EMMC启动。Hi3518EV20XBOOTROM启动时，将会启动串口通信机制，与PC端相应的软件boot程序下载，完成启动；如果与串口通信超时未响应，单板将会跳转至片外SPIFlash或者EMMC启动。6EMMCEMMC对应的器件种Hi3518EV20X的DVDD3318_EMMC管脚的供电电压一致。FLASH、EMMC启动。Hi3518EV20XBOOTROM启动时，将会启动串口通信机制，与PC端相应的软件boot程序下载，完成启动；如果与串口通信超时未响应，单板将会跳转至片外SPIFlash或者EMMC启动。6作模式，硬件配置信号描述如表1-4所示。7（内部下拉IJTAGdebug作模式，硬件配置信号描述如表1-4所示。7（内部下拉IJTAGdebug选择0：DisableJTAG1：EnableJTAG（内部下拉I1：从内部BootRom启（内部下拉I（内部下拉I1SPINANDFLASH（内部下拉I在选择SPINORFLASH启动时：0：3Byte模式启动I复位，同时通过SYS_RSTN_OUT管脚将复位信号输出给外设（主要为存放boot的flash器件）使用。复位，同时通过SYS_RSTN_OUT管脚将复位信号输出给外设（主要为存放boot的flash器件）使用。2：SYS_RSTN_OUT管脚输出的高电平可以为3.3V和1.8V（具体与1.1.6JTAGDebugJTAGDebug接口信号描述如1-5所示。如果使JTAG功能，请将单板上的JTAG_EN引脚上拉，阻值4.7kΩ8图1-6JTAG连接方式及标准连接器管脚定JTAG接CameraSoc用户图1-6JTAG连接方式及标准连接器管脚定JTAG接CameraSoc用户指南》电性能参数章节。推荐客户完全拷贝海思设计文件中芯片电源的处理方式1.2.1CORECore电源（管脚VDD）1.1V电源，要求DC-DC的带负载能力不2A。Core电源的去耦电容的容值和数量，要求完全拷Hi3518EV20XDMEB和图1-8和图1-9所示。91.2.2DDR1.2.2DDRHi3516CV200的DDR电路的设计，将在本文档的第四章节讲述。由于Hi3518EV20X内置了DDR2的颗粒，因此电源设计参考SSTL-18电平标准，I/O电源需要1.8V，参考电压Vref需要0.9V。阻（精度1%）分压为0.9VHi3518EV20XDDR2参考电电源分压网络参考设计如图1-10所示供电图1-10电源分压网络参考设DDRPLL电源（VDD_DDRPLL连3.3V电源，必须使用磁（1kΩ@100MHz）和主芯片的3.3VIO电源进行隔离，具体如1-11图1-11AVDD_DDRPLL的原理图设DDR电源（管脚名VDDIO_DDR/VDDIO_CK_DDR连接数字1.8V电源，具体如1.2.3IO1.2.3IO的EMMC或者FlashI/O的EMMC或者FlashI/OSensorDVDD3318_VI的电平均为1DVDD3318_VI的电平均为1.8V，GPIO1_0~GPIO1_6七个管脚的I/O电平均为1.2.4PLL图1-13所示。图1-13PLL电源和地管脚处理的原理图设连接数3.3V电源MIPI接3.3V或者1.8V电源。连接数1.8V电源连接数3.3V电源Core电源、DDR_IO电源和芯片3.3V电源有上、下电时序的Core电源、DDR_IO电源和芯片3.3V电源有上、下电时序的要求，详细请参见1-和1-15 上电顺 其中，0＜T1≤100ms，T2＞0，T3＞0其中，T1＞0.UART电路设计建USB2.0USB2.0电路设计建并在芯片邻近管脚摆放滤波电容,AVSS_USB也需避免受干扰，使用短而宽的走MAC功能特点见《Hi3518EV20X/Hi3516CV200经济型HDIPCameraSoc用户指南》MAC接口章节内容MAC功能特点见《Hi3518EV20X/Hi3516CV200经济型HDIPCameraSoc用户指南》MAC接口章节内容Hi3518EV20XMAC接口只支持RMII模式，且不支持EEE功能，其信号连接（RTL8201F为例）如1-16所示，仅供参考本文档Hi3518EV20XMAC接口硬件连接方式,仅以RTL8201F为例,如果使用其他型号的PHY芯片,需要参考对应的PHY芯片datasheet和参考电路.要与MAC的电平保持一致。图1-16RMII模式下的信号连接图（Hi3518EV20X提供MDCK信号须在MAC端串联22Ω电阻。MDCK信号须在MAC端串联22Ω电阻。RMII_CLK的方向有两种情况（Hi3518EV20XPHY芯片输出，具体设计端串联22Ω电阻。AVDD33_AC电源须与系统3.3V电源隔离，AVSS_AC地须与数字地做好隔离，置，具体如图1-17所示。MIC的正向和负向，具体请参考1-18和1-19)音频输入信号使用4.7uF的电容进行隔离，且靠近Hi3518EV20X放置，具体如5.5.6Vpp，AC_OUTLAC_OUTR满幅输出幅度为2.5Vpp。路，具体如图1-21所示。−MICSpeaker−MICMIC，Speaker最好封−Speaker音腔开孔大小保证一定的面积比例即可，15%以上。一般来说音腔大，−MIC0.8~1.2mmMIC设计音腔，即保−MICSpeaker在机器内部漏音或者机器本身上面关于音频设计建议来自于华为终端部门的手机产品，而IPC的不同产品会有不同的结构和I2SHi3518EV20X1I2S接口，且I2S接口GPIO1_0GPIO1_6、UART1和I2SHi3518EV20X1I2S接口，且I2S接口GPIO1_0GPIO1_6、UART1和图1-22和1-23分别表示了“5线模式”I2S主模式和从模式的连接方式。图1-22“5线模式”I2S主模式连接方图1-23“5线模式”I2S从模式连接方AudiocodecI2S接口不能同时使用VIHi3518EV20X有一个多功能视频输入接口，支持对ParallelCMOSMIPI/LVDS/Hispi和BT.656/601、BT.1120格式的视频数据，管脚功能通过配置相应的Soc用户指南》VI接口的章节内容。VI设计建MIPI/Hispi/LVDS−laneMIPI_D[0:3]（支持按照任意顺序）对接，MIPICLK不支持与数据lane进行乱序。−laneMIPI_D[0:3]（支持按照任意顺序）对接，MIPICLK不支持与数据lane进行乱序。−4LanesensorLane−DVDD3318_SENSORAVDD3318_MIPIDVDD3318_VI−14bit的sensorD[0:13]（D[13:0]）−GPIO1_5和GPIO1_4−GPIO对接VI接口。−GPIO0_6GPIO0_7−GPIOVI接口，对于剩余的VI信号配置为GPIO输出悬空即可。−的VI信号配置为GPIO输出悬空即可。−GPIO0_6GPIO0_7图1-24VI部分的行、场同步信号的使图1-24VI部分的行、场同步信号的使VI接口的默认对接设计建议如1-7所示信号名DSsensor对BT1120式数对BT601式数对BT656式数据Lane“3”pixelclk连pixel连pixel连pixel连连BT601连BT656据Lane“2”连连BT601连BT656连配置GPIO出悬据Lane“1”连连BT601连BT656连连连DSsensorBT1120BT601BT656BT1120BT601BT656据Lane“0”BT1120BT601DSsensorBT1120BT601BT656BT1120BT601BT656据Lane“0”BT1120BT601BT656BT1120BT601BT656BT1120BT601BT656BT1120BT601BT656BT1120GPIOBT1120BT1120BT1120BT1120VS信号BT1120HS信号BT1120BT601VOHi3518EV20X1VO（Videooutput）MAC接口复用，支持ITU-RBT.656LCDRGB565输出，具体特性请参考《Hi3518EV20X/Hi3516CV200经济型HDIPCameraSoc用户指南》VO接口的章节内容。VOHi3518EV20X1VO（Videooutput）MAC接口复用，支持ITU-RBT.656LCDRGB565输出，具体特性请参考《Hi3518EV20X/Hi3516CV200经济型HDIPCameraSoc用户指南》VO接口的章节内容。VO设计建6/8bitSDIO一个为独立的SDIO接口，支持SDXC卡且向下兼容。具体特性请参考SDIO设计3.3V电源。DSsensorBT1120BT601BT656BT6011.8V或者3.3V1.8VIO电平1.8VBT1120式数据的IO电平一1.8VBT601式数据的IO电平一1.8VBT656式数据的IO电平一−−DETECT4.7kΩ3.3VSPII2CSPII2CSPII2C设计建Hi3518EV20X3I2C管脚，其中I2C0用于Sensor配置，它与SPI0SCLKSDO1.8V3.3V；I2C1SPI1平只支持3.3V。RTC设计建选择合适的晶体；对计时精度要求较严格的产品，建议选择外置高精度RTC。PWM设计未使用管脚处理建议具体如1-81.3.12SensorLDO供电。SensorPLL电源滤波处理需要重点关注。一般来说，Sensor的core电源电流较大，在设计时要考虑LDO的效率和散热。1.3.12SensorLDO供电。SensorPLL电源滤波处理需要重点关注。一般来说，Sensor的core电源电流较大，在设计时要考虑LDO的效率和散热。AudioRTC2PCB2PCB设计建Core电2PCB2PCB设计建Core电体请参考Hi3518EV20XDMEB原理图，如1-8和1-9所示。core电源管脚，其去耦电容布局需要特别注意以下几点:PinJ5/K5/K6/L6/L7/L814.7Uf、11UF1100nFPinE5/E6/E7/E8/E912.2UF21UFPinK1111UFPinF1111UFPinP10/P11就近放置1100nF和一个4.7UF电容M13/L13/K13就近放置1个1UF电容。2PCB图2-1Hi3518EV20X对应core电源2PCB图2-1Hi3518EV20X对应core电源管图2-2Hi3516CV200对应core电源管2PCBDDR电此处讲述的DDR电路设计2PCBDDR电此处讲述的DDR电路设计只针对Hi3518EV200和Hi3518EV201，不适用于Hi3516CV200,对于Hi3516CV200的DDR电路的设计，将在本文档的第四章节讲述。DDR_I/O电源设计建议：Hi3518EV20XDDR_I/O电源管脚旁边需就近摆放去耦电容，另外，DDR_I/O电源通道上至少有一个10μF的对地滤波电容。DDR_Vref参考电压设计建议：为了降低DDR_Vref的噪声，将DDR_Vref电源模TOP层使用尽量宽的走线直接与芯片DDR_VrefBALL连接供电，且电源DDR_PLL电源设计建议如下−−图2-3AVDD_DDRPLLPCB设对于AVDD_DDRPLL在PCB设计时，100nf的滤波电容(C14)须靠近芯片管脚放置，且地单独打孔到GND平面（不能与其他模块的地共用地过孔。IO电DVDD33的电源通道上至1个大容值去耦电DVDD33管脚处放置2.1.2Hi3518EV20XPLL功能单元的电源和地分别为AVDD11_PLL、AVDD33_PLLAVSS_PLL。建议PCB设计时采用如下原则2PCBAVDD11_PLL1.1VPLL电源，须通过磁珠2PCBAVDD11_PLL1.1VPLL电源，须通过磁珠（1KΩ@100Mhz）与数字电源隔开，1.1V电源电平偏差控制在5%以内AVDD33_PLL3.3VPLL电源，须通过磁珠（1KΩ@100Mhz）与数字电源隔离，3.3V电源电平偏差控制在5%以内图2-4AVDD11_PLL电源和地管脚处理PCB设Networkof2PCB图2-5AVDD33_PLL电源和地管2PCB图2-5AVDD33_PLL电源和地管脚处理PCB设能与其他模块的地共用地过孔与芯片的AVSS_PLLball直接连接。系统时钟的晶振电路走线短宽，且需做包地处图2-624Mhz系统时RTC时钟PCB设2-6蓝色部分为地铜皮，黄色部分为24Mhz的系统时钟模块和走线，浅绿色部分RTC时钟模块与走2PCB22Ω电阻。22Ω电阻。2PCB22Ω电阻。22Ω电阻。USBUSBPCB差分数据线控制90Ω±10%的差分阻抗。容就近放置，靠近AVDD33_USB和AVSS_USB管脚。ESDUSB接口上设计保护电路。AC_VREF100nf去耦电容需要靠近主芯片放置，具体如2-72PCB2PCB电容组成π型滤波电路，具体如图2-8所示。去耦电容的地及芯片的AVSS_ACBALL必须与其他数字GND做好隔离，禁止将其与其他GND网络共用过孔，具体如图2-8所示。对于双MIC的输入方案，MIC_BIAS在芯片端进行分离，具体如2-9量不换层，具体如图2-10所示。离，防止干扰，具体如图2-11和图2-12所示。其中黄色部分为AC_Vref信号线，蓝色为AC_Vref对于的地铜皮2PCB图2-8AVDD33_AC电源AVSS_ACPCB设其中黄色部分为2PCB图2-8AVDD33_AC电源AVSS_ACPCB设其中黄色部分为AVDD33_AC部分的电源信号，蓝色部分为地铜皮，绿色部分为C8图2-9MIC输入MIC_BIASPCB设皮。表层走线参考GND层，且与旁边的高速数字信号进行了隔离。2PCB皮。表层走线参考GND层，且与高速数字信号进行隔离。2PCB皮。表层走线参考GND层，且与高速数字信号进行隔离。SDIO模块的低速信号线（Bottom层，黄色走线与绿色音频走线之间为音频包地过孔，通过如此PCB设计实现音频信号线包地过孔与其他高速信号线隔离。图2-12中红色部分为SDIO模块的低速信号线，蓝色为SDIO模块的高速信号线，黄SDIO模块的高速信号线通过音频模块的地过孔对音频形成干扰，将Bottom层的地铜皮删除以实现包地过孔与高速信号隔离。蓝色走线为SDIO模块高速信号红色走线为SDIO模块低速信号音频部分的包地过音频部分的包地过黄色走线为SDIO模块低速信号蓝色走线为SDIO模块高速信号2PCB2.2.3VIHi3518EV20X2PCB2.2.3VIHi3518EV20X1VI接口，其走线设计要求如下5mil以内，差分对间以时钟信号为基础控制±100mil以内阻抗控制−VI接口1.8V3.3V两种电源域，建VI数据线、行同步、场同步信号走线、SPI0在顶层走线，以地平面作为参考。防止参考电源平面时出1.8V与3.3V电源不一致造成阻抗不匹配问题。VI部分的PCB设计要求，MIPI命名的5对信号线走差分线（对内等长控制5mil以内，差分对间以时钟信号为基础控制±100mil以内阻抗控制10%以内VI接口只需对接单端接口的sensor或者BT656/BT1120的数据时信号线，浅蓝色为Sensor的配置接口、复位和时钟信号线。3整机ESD 3ESD和热设计建3.1Hi3518EV20X3整机ESD 3ESD和热设计建3.1Hi