实验三 四位二进制计数器计数、译码与显示

实验三四位二进制计数器计数、译码与显示一、实验目的1学习并掌握用VHDL语言、语法规则2掌握VHDL语言进行二进制计数器的设计3掌握译码显示电路的设计4掌握顶层文件的设计5掌握综合性电路的设计、仿真、下载、调试方法。二实验仪器设备

1PC机一台2EDA教学实验系统，1套

3CPLD实验装置，1套三实验内容实验内容：(1)设计7段译码显示电路程序；（参考实验一）(2)设计四位二进制计数器，进行计数；(3)进行顶层电路设计；(4)对计数值，用7段显示器进行显示；(5)进行电路功能仿真与下载。四.实验操作步骤1开机，进入MAX+PLUSⅡCPLD开发系统。2在主菜单中选NEW，从输入文件类型选择菜单中选文本编辑文件输入方式，进行文本编辑。对7段译码显示电路、四位二进制计数器、顶层电路分别进行编辑、保存与仿真。3打开Assign主菜单，选择计划使用的CPLD芯片。4点击编译按钮，对顶层电路进行编译。5点击FloorplanEditor子菜单，为设计的电路分配芯片引脚。6进行芯片下载与硬件测试。建议输入信号引脚为：时钟信号：73脚或31脚(8K板)42脚或44脚（10K板）使能信号、复位信号选，第一组DIP开关或第二组DIP开关或第三组DIP开关，相应引脚参考讲义；LED七段（a,b,c,d,e,f,g）输出分配也必须与实验装置的相关端匹配，具体引脚参考实验讲义。（见表功，如可选引脚13、14、15、16、18、19、20（8K板）或16、17、18、19、21、22、23（10K板））。设计参考框图如下：五.实验程序1、四位二进制计数器译码程序libraryIEEE;useIEEE.std_logic_1164.all;entitysysegdisport(x:instd_logic_vector(3downto0);s:outstd_logic_vector(6downto0));endentity;architecturebin27seg_archofsysegdisbeginprocess(x)begincasex(3downto0)iswhen"0000"=>s<="1111110";--0when"0001"=>s<="0110000";--1when"0010"=>s<="1101101";--2when"0011"=>s<="1111001";--3when"0100"=>s<="0110011";--4when"0101"=>s<="1011011";--5when"0110"=>s<="1011111";--6when"0111"=>s<="1110000";--7when"1000"=>s<="1111111";--8when"1001"=>s<="1111011";--9when"1010"=>s<="1110111";--Awhen"1011"=>s<="0011111";--bwhen"1100"=>s<="1001110";--cwhen"1101"=>s<="0111101";--dwhen"1110"=>s<="1001111";--Ewhen"1111"=>s<="1000111";--Fwhenothers=>NULL;endcase;endprocess;endarchitecture;2、四位二进制计数器计数程序libraryIEEE;useIEEE.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysegd7isport(clk,en:instd_logic;x:bufferstd_logic_vector(3downto0));endentity;architectureoneofsegd7isbeginprocess(clk)beginIF(CLK'EVENTANDclk='1')thenifen='1'thenIF(x="1111")THEN x<="0000";ELSEx<=x+'1';ENDIF;endif;endif;endprocess;endarchitecture;3、四位二进制计数器顶层文件libraryieee;useieee.std_logic_1164.all;entitysegdtopisport(clk,en:instd_logic; s:outstd_logic_vector(6downto0));endsegdtop;architecturebehaveofsegdtopissignaltemp1:std_logic_vector(3downto0);componentsegd7port(clk,en:instd_logic;x:bufferstd_logic_vector(3downto0));endcomponent;componentsysegdport(x:instd_logic_vector(3downto0);s:outstd_logic_vector(6downto0));endcomponent;be