EDA技术（机械）实验报告-定时器

PAGEPAGE1 西华大学实验报告第组.第组实验报告（计算机类）开课学院及实验室：实验时间：年月日学生姓名学号成绩学生所在学院年级/专业/班2012/自动化/西华理1课程名称EDA技术（机械）课程代码实验项目名称定时器项目代码十指导教师项目学分一、实验目的1.了解VHDL语言编程方法，学会熟练运用quartus软件2.了解定时器工作原理3.了解如何使用VHDL设计一个定时器二、内容与设计思想1.定时器是计数器和显示器的综合应用。基于VHDL语言，用FPGA实现，硬件简单，性能稳定，可充分体现可编程逻辑器件在数字电路中的优越性。2.要求;整体清零；最高可定时99min；预置数时以秒速度递增至预定时间，以分速度递减至零。三、使用环境winXP或win7Quartusii编程环境核心代码及调试过程定时器设计AAA逻辑功能模块，十进制输出libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityaaais port(clk,clr,set:instd_logic; alm:outstd_logic; q1,q0:outstd_logic_vector(3downto0) );endaaa;architectureaaa_arcofaaaisbegin process(clk) variablecnt1,cnt0:std_logic_vector(3downto0); variablecnt:integerrange0to59; begin ifclr='0'then alm<='0'; cnt:=0; cnt1:="0000"; cnt0:="0000"; elsifclk'eventandclk='1'then ifset='0'then cnt:=0; ifcnt<"1001"then cnt0:=cnt0+1; else cnt0:="0000"; ifcnt1<"1001"then cnt1:=cnt1+1; else cnt1:="0000"; endif; endif; else ifcnt<59then cnt:=cnt+1; else cnt:=0; ifcnt0>"0000"then cnt0:=cnt0-1; ifcnt1="0000"andcnt0="0000"then alm<='1'; endif; else cnt0:="1001"; ifcnt1>"0000"then cnt1:=cnt1-1; else cnt1:="1001"; endif; endif; endif; endif; endif; q0<=cnt0; q1<=cnt1; endprocess;endaaa_arc;CH模块，对应片选信号送出要显示的相应数据libraryieee;useieee.std_logic_1164.all;entitychis port(sel:instd_logic; a1,a0:instd_logic_vector(3downto0); q:outstd_logic_vector(3downto0) );endch;architecturech_arcofchisbegin process(sel,a0,a1) begin ifsel='0'then q<=a0; else q<=a1; endif; endprocess;endch_arc;DISP模块libraryieee;useieee.std_logic_1164.all;entitydispis port(a:instd_logic_vector(3downto0); q:outstd_logic_vector(6downto0) );enddisp;architecturedisp_arcofdispisbegin process(a) begin caseais when"0000"=>q<="0111111"; when"0001"=>q<="0000110"; when"0010"=>q<="1011011"; when"0011"=>q<="1001111"; when"0100"=>q<="1100110"; when"0101"=>q<="1101101"; when"0110"=>q<="1111101"; when"0111"=>q<="0000111"; when"1