CPLD实验报告扫描驱动显示电路设计

内蒙古工业大学信息工程学院PAGE内蒙古工业大学信息工程学院实验报告课程名称：CPLD/FPGA应用开发技术实验名称：扫描驱动显示电路设计实验类型：验证性□综合性□设计性■实验室名称：信息学院机房班级电子09-1班学号200920203061姓名：张佳兴组别：同组人：成绩：实验日期：2012年5月9日预习报告成绩：指导教师审核（签名）：年月日预习报告一、实验目的1．了解实验箱中8位七段数码管显示模块的工作原理。2．熟悉VHDL硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。3．掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。二、实验设备1．计算机（配置为：P4CPU128M内存）；2．MAX+plusⅡ开发工具软件；3．EL教学实验箱；4．万用表；5．DS5022M型双踪数字示波器；三、扫描原理为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在一起的，而每一个数码管是通过一个位选择sel[2..0]来选定的。sel与数码管之间是一3-8译码的关系，即sel为“000”第一个数码管，sel为“111”时，选中第八个数码管。四、设计任务本实验要求在给定子模块程序的基础上，画出设计原理图。自行编写顶层模块程序，完成扫描显示驱动电路的设计，实现在8个数码管上轮流显示字符0－F的功能。五、设计要求1．要求在Max+plusⅡ平台上用VHDL语言编写顶层模块程序，调试、仿真成功后，下载至ALTEREPM7128SLC84-15芯片，再利用外接电路实现以上设计功能。2．扫描驱动显示电路有2个输入端（clk,reset）,14个输出端（a,b,c,d,e,f,g）和（y0,y1,y2,y3,y4,y5,y6,y7）,全部为TTL电平，管脚分配任意，如下图所示。3．根据芯片特点，管脚分配时将时钟信号分配给83脚，复位信号分配给1脚，使能信号分配给84脚。六、实验报告要求1．给出设计源程序、仿真结果、说明设计思路。2．改变输入时钟信号的频率，观察实验结果如何改变。3．字符扫描显示亮度与扫描频率的关系，且让人眼感觉不出闪烁现象的最低扫描频率是多少？实验报告成绩：指导教师审核（签名）：年月日实验报告一、实验目的1．了解实验箱中8位七段数码管显示模块的工作原理。2．熟悉VHDL硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。3．掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。二、实验设备1．计算机（配置为：P4CPU128M内存）；2．MAX+plusⅡ开发工具软件；3．EL教学实验箱；4．万用表；5．DS5022M型双踪数字示波器；三、扫描原理为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在一起的，而每一个数码管是通过一个位选择sel[2..0]来选定的。sel与数码管之间是一3-8译码的关系，即sel为“000”第一个数码管，sel为“111”时，选中第八个数码管。实验结果分析：程序代码：libraryieee;useieee.std_logic_1164.all;entitydispisport(clk,reset:instd_logic;a,b,c,d,e,f,g:outstd_logic;y:outstd_logic_vector(2downto0));enddisp;architecturebehaofdispiscomponentcounter16port(clk,clr:instd_logic;count:outstd_logic_vector(3downto0));endcomponent;componentdecdispport(datain:instd_logic_vector(3downto0);a,b,c,d,e,f,g:outstd_logic);endcomponent;componentyima3port(x:instd_logic_vector(2downto0);y:outstd_logic_vector(2downto0));endcomponent;signalcont:std_logic_vector(3downto0);signalsel3:std_logic_vector(2downto0);begind1:counter16portmap(clk=>clk,clr=>reset,count=>cont);d2:decdispportmap(datain=>cont,a=>a,b=>b,c=>c,d=>d,e=>e,f=>f,g=>g);d3:yima3portmap(x=>cont(2downto0),y=>y);endbeha;libraryieee;useieee.std_logic_1164.all;entityyima3isport(x:instd_logic_vector(2downto0);y:outstd_logic_vector(2downto0));endyima3;architecturebehaofyima3isbeginy<=x;endbeha;libraryieee;useieee.std_logic_1164.all;entitydecdispisport(datain:instd_logic_vector(3downto0);a,b,c,d,e,f,g:outstd_logic);enddecdisp;architecturebehaofdecdispissignaldataout:std_logic_vector(6downto0);begina<=dataout(6);b<=dataout(5);c<=dataout(4);d<=dataout(3);e<=dataout(2);f<=dataout(1);g<=dataout(0);process(datain)begincasedatainiswhen"0000"=>dataout<="1111110";when"0001"=>dataout<="0110000";when"0010"=>dataout<="1101101";when"0011"=>dataout<="1111001";when"0100"=>dataout<="0110011";when"0101"=>dataout<="1011011";when"0110"=>dataout<="1011111";when"0111"=>dataout<="1110000";when"1000"=>dataout<="1111111";when"1001"=>dataout<="1111011";when"1010"=>dataout<="1110111";when"1011"=>dataout<="0011111";when"1100"=>dataout<="1001110";when"1101"=>dataout<="0111101";when"1110"=>dataout<="1001111";when"1111"=>dataout<="1000111";whenothers=>dataout<="XXXXXXX";endcase;endprocess;endbeha;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter16isport(clk,clr:instd_logic;count:outstd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0));endcounter16;architecturebehaofcounter16issignalcnt:std_logic_vector(3downto0);beginprocess(clk,clr)beginifclr='0'thencnt<="0000";elsifclk='1'andclk'eventthencnt<=cnt+'1';endif;count<=cnt;sel<=cnt(2downto0);endprocess;endbeha;程序编译仿真结果：管脚分配图：实验心得体会做完EDA实验，我感到受益匪浅。这不仅使我了解了EDA的实验系统，学习了MAX+PLUSⅡ软件的使用，掌握了基本的电路设计流程、方法以及技巧，更增强了我对EDA设计的兴趣。在实验的过程中，老师又结合实际详细的教了我们VHDL语言的基本指令及编程方法，教我们熟悉了在PC机上运用MAX+PLUSⅡ软件和EPLD进行电路设计的设计和仿真过程。之后，老师为我们布置了实验任务，开始