第10章 时序逻辑电路的应用-2014-ST

第10章时序逻辑电路的应用10.1寄存器10.2串行加法器10.3计数器

10.1寄存器寄存器用于寄存一组二值代码，广泛地用于数字系统和数字计算机中。寄存器一般用D触发器构成；

什么是寄存器？

寄存器的构成

寄存器的分类一个触发器只能存放一位二进制数，存放N位二进制数的寄存器需由N个触发器构成。

分类数码寄存器移位寄存器---存储二进制数据或者代码。----在存储的同时，可对数据进行移位

操作。左移右移双向10.1.1代码寄存器（用于接收、寄存、传送数据/代码）①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。②只要求其中每个触发器可置1，置0。例1：

10.1寄存器01100110

10.1.1代码寄存器图10.2带有清0和接收控制端的代码寄存器LOAD=1,数据接收有效；CLEAR=1,CLK=1时，寄存器清零。例2：

10.1.1代码寄存器图10.3带异步清0端代码寄存器

只要CLEAR=1，寄存器清零。例3：例4：用维-阻D触发器构成的4位寄存器（74HC175）D0～D3：并行数据输入端，Q0～Q3：并行数据输出端。

：异步清零控制端,CP：时钟脉冲端,一、右移寄存器（1）用D触发器（也可用JK触发器）（2）驱动方程

D0=DIR

D1=Q0

D2=Q1

D3=Q2

（4）逻辑电路图1DC1FF01DC1FF11DC1FF21DC1FF3Q1Q2Q3Q0CPDIR思考：用JK触发器如何实现上述电路？10.1.2移位寄存器移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。移位脉冲串行数据输入端并行输出串行数据输出端（3）状态方程

Q*0=DIR

Q1*=Q0

Q2*=Q1

Q*3=Q2

移位寄存器（数据在寄存器中左/右移动）具有存储

+移位功能Q*0=DIR

Q1*=Q0

Q2*=Q1

Q*3=Q2

（4）动作特点

设移位寄存器的初始状态Q0Q1Q2Q3=0111，DIR的输入为1。

0111Q1Q2DIRQ3Q0110111

溢出在CP脉冲作用下，数据右移一位。

移位寄存器（数据在寄存器中左/右移动）一、右移寄存器（2）驱动方程

D0=DIR

D1=Q0

D2=Q1

D3=Q2

1DC1FF01DC1FF11DC1FF21DC1FF3Q1Q2Q3Q0CPDIR

移位寄存器移位脉冲串行输入并行输出10111100011011110010010101溢出串行输出一、右移寄存器1DC1FF01DC1FF11DC1FF21DC1FF3Q1Q2Q3Q0CPDIR

移位寄存器移位脉冲串行输入并行输出10111串行输出11011110011100110001

（5）列出状态转换表并行输出串行输出nDIRQ=+10nnQQ011=+nnQQ112=+nnQQ213=+11

000020

100031

010041

101050

110160

011070

001180

0001

1000

0100

1010

1101

0110

0011

0001

000090

0000DIR

右移寄存器（6）工作波形

设移位寄存器的初始状态Q0Q1Q2Q3=0000，DIR的输入代码为1011，请画出各触发器输出端在移位过程中的波形。

tttQ0Q1Q2Q30000t00001010100001001011DIRCP0t0t1101并行输出

在4个移位脉冲作用下，输入的4位串行数码1011全部存入了寄存器中。这种输入方式称为串行输入并行输出方式。

右移寄存器6.2移位寄存器二、左移寄存器

（1）用D触发器；

（2）驱动方程

D0=Q1

D1=Q2

D2=Q3

D3=DIL

（4）逻辑图

DILQ0FF0Q1FF1Q2FF2Q3C11DCPC11DC11DC11DFF3串行数据输入端（3）状态方程

Q*0=Q1

Q*1=Q2

Q*2=Q3

Q*3=DIL

110111011（4）动作特点

设移位寄存器的初始状态Q0Q1Q2Q3=0101，DIL的输入为1。

0101Q1Q2DILQ3Q0110110

溢出动作特点：在CP脉冲作用下，数据左移一位。

左移位寄存器Q*0=Q1

Q*1=Q2

Q*2=Q3

Q*3=DIL

三、多功能寄存器（并行置数、左移、右移、保持）

（1）用D触发器；（2）增加两根控制信号S1、S0，用以控制寄存器的功能：S1S0

功能

00保持

01右移

10左移

11并行置数

（3）驱动方程以上4个方程可以用4个四选一的数据选择器来实现。

保持

右移

左移

并行置数三、多功能移位寄存器（并行置数、左移、右移、保持）

图6.3.6双向移位寄存器74LS194A的逻辑图器件实例:74LS194A(四位通用型集成移位寄存器)

器件功能：左/右移，并行输入，保持，异步置零等。三、74LS194A（并行置数、左移、右移、保持）

ABCDS1S0选通门输出Q*000DQ001ADIR10CQ111BD0Q0D0Q1FF0

S'1S1S'0S0选通门：ABCDS1S0:01111000三、74LS194A（并行置数、左移、右移、保持）

ABCDS1S0选通门输出Q*100DQ101AQ010CQ211BD1Q1Q2选通门：ABCDS1S0:01111000FF1

S'1S1S'0S0Q0Q0D1选通门：ABCDS1S0:01111000ABCDFF1三、74LS194A（并行置数、左移、右移、保持）

ABCDS1S0选通门输出Q*200DQ201AQ110CQ311BD2Q2Q3选通门：ABCDS1S0:01111000FF1

S'1S1S'0S0Q0Q1D2选通门：ABCDS1S0:01111000ABCDFF2三、74LS194A（并行置数、左移、右移、保持）

ABCDS1S0选通门输出Q*300DQ301AQ210CDIL11BD3Q3DIL选通门：ABCDS1S0:01111000FF1

S'1S1S'0S0Q0Q2D3选通门：ABCDS1S0:01111000ABCDFF3三、74LS194A（并行置数、左移、右移、保持）

S1S0选通门输出Q*0输出Q*1输出Q*2输出Q*3逻辑功能00DQ0Q1Q2Q3保持01ADIRQ0Q1Q2右移10CQ1Q2Q3DIL左移11BD0D1D2D3并行输出状态方程四位通用型集成移位寄存器74LS194A逻辑符号74LS194A功能表移位脉冲输入异步清零右移串行数码输入左移串行数码输入并行数码输入并行数码输出工作方式控制

三、多功能移位寄存器（并行置数、左移、右移、保持）

输入输出工作模式清零控制串行输入时钟并行输入R'DS1S0DILDIRCPD0D1D2D3Q0Q1Q2Q30XXXXXXXXX0000异步清零100XXXXXXXQ0Q1Q2Q3保持101X1↑XXXX1Q0Q1Q2右移.D1R为串行输入;Q3为串行输出101X0↑XXXX0Q0Q1Q21101X↑XXXXQ1Q2Q31左移.D1L为串行输入;Q0为串行输出1100X↑XXXXQ1Q2Q30111XX↑D0D1D2D3D0D1D2D3并行置数1XXXX0XXXXQ0Q1Q2Q3保持74LS194A详细功能表：74LS194A详细功能表：三、多功能移位寄存器（并行置数、左移、右移、保持）

扩展应用（4位8位）10.3计数器

计数器的概念

功能：

特点：

应用：一个具体的计数器能够记忆输入脉冲的数目，能实现计数操作的电子电路称为计数器。记忆输入CP脉冲个数的操作叫做计数，通常为Moore型电路。计数、分频、定时、产生节拍脉冲等

计数器的计数长度(模）也称为计数器的计数容量或计数器的模。001000010011110100101例：模7计数器的状态循环10.3计数器

计数器的概念

功能：

特点：

应用：一个具体的计数器能够记忆输入脉冲的数目，能实现计数操作的电子电路称为计数器。记忆输入CP脉冲个数的操作叫做计数，通常为Moore型电路。计数、分频、定时、产生节拍脉冲等

计数器的计数长度(模）也称为计数器的计数容量或计数器的模。1023645例：模7计数器的状态循环10.3计数器

计数器的概念

功能：

特点：

应用：一个具体的计数器能够记忆输入脉冲的数目，能实现计数操作的电子电路称为计数器。记忆输入CP脉冲个数的操作叫做计数，通常为Moore型电路。计数、分频、定时、产生节拍脉冲等

计数器的计数长度(模）也称为计数器的计数容量或计数器的模。001000010011110100101例：模8计数器的状态循环111

计数器的分类按进位制分按逻辑功能分：

按触发器的动作特点分：二进制加法计数器

同步计数器十进制减法计数器可逆计数器（即可加/减计数器）异步计数器任意进制（如循环码等）

计数器的组成N个触发器若干门电路计数器的模≤2N

（即按计数过程中数字增减来分）10.3计数器10.3.2二进制异步计数器图10.13三维二进制异步计数器

异步计数器特点：在计数脉冲作用下，各位触发器从低位到高位依次翻转，其进位信号也是从低位向高位逐级产生。因此，异步计数器的工作速度受限较严重。同步计时器的特点：计数脉冲同时到达各位触发器的CP端，当计数脉冲到达后，应该翻转的触发器都同时翻转。原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。

10110111＋110111000由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：10.3.3同步二进制计数器（模2n同步计数器）1、同步二进制加法计数器由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路：1、同步二进制计数器(*模2n同步加法计数器)

以16进制计数器为例，其状态转换规律为：Q0每来一个CP脉冲翻转一次；Q1只有当Q0为1时翻转，其余保持；Q2只有当Q1、Q0同时为1时翻转，其余保持。T触发器的状态方程当T=1时当T=0时Q3只有当Q2

、Q1、Q0同时为1时翻转，其余保持。计数脉冲序号电路状态Q3Q2Q1Q0等效十进制数0123456789101112131415160000000100100011010001010110011110001001101010111100110111101111000001234567891011121314150推广：Qi只有Qi-1、Qi-2，…Q0同时为1时翻转10.3.3同步二进制计数器一、同步计数器1、同步二进制计数器计数脉冲序号电路状态Q3Q2Q1Q0等效十进制数0123456789101112131415160000000100100011010001010110011110001001101010111100110111101111000001234567891011121314150结论：若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：

模2n同步加法计数器的构成规律:2）令T0≡1，T1=Q0，T2=Q1Q0，T3=Q2Q1Q0……1）用T触发器构成：既可上升沿触发也可下降沿触发

用T触发器构成的同步4位二进制加法计数器：1、同步二进制计数器T0≡1，T1=Q0，T2=Q1Q0，T3=Q2Q1Q0……1）当J=K=Ti时，

JK触发器→T触发器2）驱动方程

用T触发器构成的同步4位二进制加法计数器：1、同步二进制计数器T0≡1，T1=Q0，T2=Q1Q0，T3=Q2Q1Q01）当J=K=Ti时，

JK触发器→T触发器2）驱动方程3）状态方程4)输出方程：

用T触发器构成的同步4位二进制加法计数器：10状态转换图0123456789

用T触发器构成的同步4位二进制加法计数器：1）设f0为脉冲频率，则Q0、Q1、Q2、Q3的脉冲频率依次为：2）C——进位输出端器件实例：74161工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数''R'D——异步复位端C—进位输出端LD'—预置数控制端EP、ET—工作状态控制端教材例：用D触发器来设计3位二进制同步加1计数器图10.13逻辑图如何设计出该逻辑图?方法1：利用上述“T触发器构成的同步4位二进制加法计数器的设计”方法进行设计。

用T触发器构成的同步4位二进制加法计数器：T0≡1，T1=Q0，T2=Q1Q0，T3=Q2Q1Q01）当J=K=Ti时，

JK触发器→T触发器3）状态方程方法1：利用上述“T触发器构成的同步4位二进制加法计数器的设计”方法进行设计。

用T触发器构成的同步4位二进制加法计数器：T0≡1，T1=Q0，T2=Q1Q0，T3=Q2Q1Q0状态方程改用D触发器设计驱动方程状态方程驱动方程方法1：利用上述“T触发器构成的同步4位二进制加法计数器的设计”方法进行设计。改用D触发器设计状态方程驱动方程图10.13逻辑图方法2：从时序逻辑电路的一般设计步骤出发进行设计。设计步骤

设定状态画出状态转换图列出状态真值表求状态方程求驱动方程画逻辑电路图检查自启动如不符合要求，重新设计同步时序电路设计例：试用D触发器设计一个同步8进制计数器。

需要？个触发器？

Q2Q1Q0001000010011110100101解：（1）逻辑抽象，画出状态转换图。同步二进制加法计数器的设计2n-1<M≤2n22<8≤23需要3个触发器。

解：（1）逻辑抽象，画出状态转换图。111（2）列出状态转换真值表及激励函数表【Q*=D】

000111110110101101100100011011010010001001000例：试用D触发器设计一个同步8进制计数器。

111

000110101100011010001D3D2D1111现态次态激励函数(3)根据激励函数表列卡诺图，化简得到D3/D2/D1的激励函数表达式

000111110110101101100100011011010010001001000111(4)根据D3/D2/D1的激励函数表达式，画出计数器的逻辑图。例：试用D触发器设计一个同步8进制计数器。

（1）方法1：利用T触发器设计原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。

10111000

-1 10110111规律:若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：2、同步二进制减法计数器的设计

方法2：从T→D触发器进行设计规律:若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：2、同步二进制减法计数器的设计

用T触发器构成的同步4位二进制减法计数器：状态方程改用D触发器设计驱动方程状态方程驱动方程方法2：从T→D触发器进行设计方法3：从时序逻辑电路的一般设计步骤出发进行设计。2、同步二进制减法计数器的设计

设计步骤

设定状态画出状态转换图列出状态真值表求状态方程求驱动方程画逻辑电路图检查自启动如不符合要求，重新设计同步时序电路设计方法3：从时序逻辑电路的一般设计步骤出发进行设计。2、同步二进制减法计数器的设计需要？个触发器？

Q2Q1Q0001000010011110100101解：（1）逻辑抽象，画出状态转换图。2n-1<M≤2n22<8≤23需要3个触发器。

解：（1）逻辑抽象，画出状态转换图。111（2）列出状态转换真值表及激励函数表【Q*=D】

111000001001010010011011100100101101110110111例：试用D触发器设计一个同步8进制减法计数器。

000D3D2D1现态次态激励函数111001010011100101110000(3)根据激励函数表列卡诺图，化简得D3/D2/D1的激励函数表达式(4)根据D3/D2/D1的激励函数表达式，画出计数器的逻辑图。③同步加/减计数器(即：同步可逆计数器）加/减计数器加/减计数结果加/减计数器计数结果两种解决方案3、可逆二进制同步计数器特点：将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位同步二进制加减计数器，规律为：

X=0→加法计数器；X=1→减法计数器a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）工作状态X11X保持XX0X预置数(异步)010加计数011减计数(U'/D)'U'/D01a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）C/B:进借位信号输出端 （最大最小输出端）当计数器做加法计数器，且Q3Q2Q1Q0=1111时，C/B=1（表有进位）当计数器做减法计数器，且Q3Q2Q1Q0=0000时，C/B=1（表有借位）011111a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）C/B:进借位信号输出端 （最大最小输出端）当计数器做加法计数器，且Q3Q2Q1Q0=1111时，C/B=1（表有进位）当计数器做减法计数器，且Q3Q2Q1Q0=0000时，C/B=1（表有借位）1000011、同步计数器4位同步可逆十六进制计数器74LS191b.双时钟方式器件实例：74LS193（采用T'触发器，即T=1）①加法计数器

基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。10.3.4同步十进制计数器计数顺序电路状态等效十进制数进位CQ3Q2Q1Q0012345678910000000010010001101000101011001111000100100000123456789000000000001012101010110110101160100121100110101001213401001211101111001014152010

十进制加法自启动同步10进制加法器的状态真值表电路拥有能自启动能力！同步10进制加法器的状态转换图/1/1/1/1器件实例：74160工作状态X0XXX置0（异步）10XX预置数(同步)X1101保持(包括C)X11X0保持（C=0）1111计数同步十进制计数器

集成十进制计数器举例（1）8421BCD码同步加法计数器7416010.3.4同步十进制计数器例10.1采用D触发器设计8421编码的十进制加1计数器方法：从时序逻辑电路的一般设计步骤出发进行设计。需要？个触发器？

Q4Q3Q2Q10001000000100011011101010110解：（1）逻辑抽象，画出状态转换图。2n-1<M≤2n23<10≤24需要4个触发器。

解：（1）逻辑抽象，画出状态转换图。100001001001(2)列状态转化表00010000000100100011010001010110011110001001101010111100110111101111001000110100010101100111100010010000xxxx现态次态表10-6状态转换表xxxxxxxxxxxxxxxx(3)卡诺图化简，求各位D触发器的激励函数表达式00010000000100100011010001010110011110001001101010111100110111101111001000110100010101100111100010010000xxxx现态次态表10-6状态转换表xxxxxxxxxxxxxxxx(3)卡诺图化简，求各位D触发器的激励函数表达式画逻辑图(4)画逻辑图(5)检查电路能否自启动000100000001001000110100010101100111100010011010101111001101111011110010001101000101011001111000100100001011现态次态表10-7改画后的状态转换表0100110101001111改画状态表方法：卡诺图中被圈起的无关项X看作1；未被圈起的无关项X看作01000计数顺序电路状态等效十进制数Q3Q2Q1Q00123456789100000000100100011010001010110011110001001000001234567890012101010110100101140121100110101001213401211101111100014158

十进制加法自启动【例10.1】同步10进制加法器的状态真值表②减法计数器

基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。2.同步十进制计数器计数顺序电路状态等效十进制数借位BQ3Q2Q1Q00123456789100000100110000111011001010100001100100001000001234567890100000000010123456111111101101110010111010100115141312111090000000

十进制减法自启动同步10进制减法器的状态真值表能自启动同步10进制减法器的状态转换图/1有借位2.同步十进制计数器③十进制可逆计数器基本原理一致，电路只用到0000-1001的十个状态实例器件单时钟：74190,168双时钟：741921、同步计数器单时钟可逆十进制计数器74LS19074LS19074LS19074LS191功能表74LS190功能表（十进制）（十进制）二.异步计数器1.异步二进制计数器①异步二进制加法计数器特点：在末位+1时，从低位到高位逐位进位方式工作。（各个触发器异步翻转）原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转。01010101010101010101010101异步3位二进制加法计数器时序图二.异步计数器1.异步二进制计数器①异步二进制加法计数器特点：在末位+1时，从低位到高位逐位进位方式工作。（各个触发器异步翻转）原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转。000100010110001101011111000异步3位二进制加法计数器时序图二.异步计数器1.异步二进制计数器②异步二进制减法计数器特点：在末位-1时，从低位到高位逐位借位方式工作。（各个触发器异步翻转）原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转。异步3位二进制减法计数器时序图01010101010101010101010101二.异步计数器1.异步二进制计数器②异步二进制减法计数器特点：在末位-1时，从低位到高位逐位借位方式工作。（各个触发器异步翻转）原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转。000111011101001110010100000异步3位二进制减法计数器时序图二.异步计数器①异步二进制加法计数器电路I：下降沿触发II:上升沿触发?②异步二进制减法计数器电路I：下降沿触发II:上升沿触发？二.异步计数器①异步二进制加法计数器电路I：下降沿触发II:上升沿触发?②异步二进制减法计数器电路I：下降沿触发II:上升沿触发？二.异步计数器异步二进制加法计数器常用集成芯片4位的：74LS293、74LS393 7位的：CC402412位的:74HC404014位的:74HC40202个74LS393构成1个8位加法计数器Q0Q1Q2Q3Q4Q5Q6Q712位加法器:74HC4040

14位加法器:74HC4020二.异步计数器原理：在4位二进制异步加法计数器上修改而成，注意：要跳过1010－1111这六个状态1234567891012345678910J=0J=1J=0J=K=1J=01、异步十进制加法计数器J=1器件实例：二－五－十进制异步计数器74LS290二进制计数器的时钟输入端为CLK0，输出端为Q0；(可作二分频器）五进制计数器的时钟输入端为CLK1，输出端为Q1Q2Q3；(可作五分频器）74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。如果将Q0与CLK1相连，CLK0作时钟脉冲输入端，Q0～Q3作输出端，则为8421BCD码十进制计数器。（可作十分频器）器件实例：二－五－十进制异步计数器74LS290×fo/2f1f1/5fo器件实例：二－五－十进制异步计数器74LS290×fof0/10计数脉冲输入端

①计数。

③异步置数(置9)。

②异步清零。74290的完整功能：五进制计数0↓0××08421码十进制↓

×00×0000×

×0×11二进制计数↓0×0×01001×

×11×01001×

×110×0000×

××0110CP1CP3Q2Q1Q0Q0Q91S92S二－五－十进制异步计数器74LS29010.3.5组合计数器（任意进制计数器的构成方法）

N进制M进制常用方法：——用已有的N进制芯片，组成M进制计数器！

预置数法

置零法中规模集成计数器二进制十进制任意进制计数器控制电路

基本设计思想

设计方法三、任意进制计数器的构成方法

1.N>M原理：计数循环过程中设法跳过N－M个状态。具体方法：置零法 置数法三、任意进制计数器的构成方法

1.N>M原理：计数循环过程中设法跳过N－M个状态。方法1：置零法

三、任意进制计数器的构成方法

异步置零法：将SM状态进行译码产生一个置零信号加到计数器的异步置零输入端，则计数器将立刻返回S0状态。（SM仅在极短瞬间出现，稳定的状态循环中不包括SM状态）同步置零法：将SM-1状态译出同步置零信号，下个CLK信号到达后，计数器清零，返回S0状态。(SM-1包含在稳定的状态循环中)置零法（复位法）基本思路

当所需计数长度M小于集成计数器的最大计数长度N时，利用计数器复位功能使计数从“清零”状态开始计数，当计数长度达到M时，利用控制电路使复位控制有效，计数器“清零”又开始新一轮计数。S0

S1

Si

Si+1

SM-1

SN-1

同步清零异步清零S0

S1

Si

Si+1

SM

SN-1

过渡状态SM-1

任意进制计数器(N>M)RD=0(同步)RD=0(异步)异步置零法适用于具有异步清零端的集成计数器。例1采用“置零法”实现同步10进制加计数(用74161）

000101000011001010011000011101100101000010010000××××Q0Q1Q2Q3D0D1D2D374161EPETCOLDRD11CPCP1&出现一瞬间×任意进制计数器(N>M)异步清零端10100001010000110010100110000111011001010000&Q0Q1Q2Q3D0D1D2D374161EPETCOLDRD11CP1××××CP0101000001√任意进制计数器(N>M)例1采用“置零法”实现同步10进制加计数(用74161）

异步清零端波形图：

Q3Q2Q0Q1CP100011000010101001101110000110010000100000000100任意进制计数器(N>M)例1采用“置零法”实现同步10进制加计数(用74161）

例：将十进制的74160接成六进制计数器异步置零法工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数例：将十进制的74160接成六进制计数器异步置零法异步清零端—SR锁存器：维持触发器的置零信号Q0Q1Q2Q3置零信号持续时间很短，可能导致触发器来不及触发而形成误动作。三、任意进制计数器的构成方法

1.N>M(原理：计数循环过程中设法跳过N－M个状态)方法2：置数法N-M个状态置数法通过给计数器重复置入某个数值的方法跳跃N-M个状态，从而获得M进制计数器。（置数操作可在电路任一状态下进行）异步预置数法：将Si+1状态进行译码产生一个异步置数信号(L'D=0)，计数器立刻对该数进行置数。【Si+1状态瞬间出现,不包含在稳定的状态循环中】同步预置数法：将Si状态进行译码产生一个同步置数信号(L'D=0),下个CLK信号到达后，计数器对该数进行置数。【Si包含在稳定的状态循环中】置数法基本思路

当所需计数长度M小于集成计数器的最大计数长度N时，利用计数器预置功能使计数从某一预置值开始计数，当计数长度达到M时，利用控制电路使预置控制有效，计数器接受预置值又开始新一轮计数。S0

S1

Si

Si+1

Si+M-1

SN-1

同步预置异步预置S0

S1

Si

Si+1

Si+M

SN-1

过渡状态Si+M-1

三、任意进制计数器的构成方法(N>M)置数法举例三、任意进制计数器的构成方法(N>M)例1：用置数法将74160接成六进制计数器pp.302例2:采用“同步置数法”，用74161构成十进制

加计数器例3：用集成计数器74191和与非门组成的余3码10进 制计数器。置数法

(a)置入0000

(b)置入1001注意：74160的L'D是一个同步置位信号，所以对它要采用同步置数法ab0000→0001→0010→0011→0100→0101→00000000→0001→0010→0011→0100→1001→0000例2采用“同步置数法”，用74161构成十进制加计数器0000000101000011001010011000011101100101110111001011101011111110&Q0Q1Q2Q3D0D1D2D374161EPETCOLDRD11CP10000100100000思考：校验一下能否自启动同步预置数法适用于具有同步预置端的集成计数器。三、任意进制计数器的构成方法(N>M)

另一种接法：

0111011011111110110110001001101010111100Q0Q1Q2Q3D0D1D2D374161EPETCOLDRD11CP110110CP11110三、任意进制计数器的构成方法(N>M)

异步预置数法适用于具有异步预置端的集成计数器。例3：用集成计数器74191和与非门组成的余3码10进制计数器。LD3Q2QU/DSCP0D1D2D3DU/DCPO1Q0Q74191∧00计数脉冲&Q30QQ21Q11000三、任意进制计数器的构成方法(N>M)

三、任意进制计数器的构成方法(N<M)①M=N1×N2先用前面的方法分别接成N1和N2两个计数器。N1和N2间的连接有两种方式：a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态三、任意进制计数器的构成方法(N<M)②M不可分解采用整体置零和整体置数法：先用两片接成M’>M的计数器然后再采用置零或置数的方法【例9.4.3】用74160接成一百进制计数器

工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数74160（十进制）例：用两片74160接成一百进制计数器并行进位法串行进位法a.并行进位法：用同一个CP，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）b.串行进位法：低位片的进位输出作为高位片的CP，两片始终同时处于计数 状态例：用两片74160接成一百进制计数器并行进位法a.并行进位法：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）0110000000010010....1001始终计数只有74160(1)产生进位时才计数1次，其余时间处于保持状态C=1011110例：用两片74160接成一百进制计数器串行进位法b.串行进位法：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态0110000000010010....1001始终计数始终计数，但是只有74LS160的C产生下降沿时，计数器才加1。0111C=1三、任意进制计数器的构成方法(M>N)②M不可分解采用整体置零和整体置数法：先用两片接成M'>M

的计数器(M'=N1×N2)然后再采用置零或置数的方法

（即：把两片构成的M'进制计数器看作一个整体，当计数次数达到M后，对其进行置零或置数处理，使其从M'进制转换为M进制计数器）【例9.4.4】用若干片74160接成29进制计数器工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数分析：M=29是一个素数，不可能分解成两个整数之积；必须采用整体置零法或整体置数法。整体置零（异步）整体置数（同步）【例9.4.4】用若干片74160接成29进制计数器【例9.4.4】用若干片74160接成29进制计数器100101000异步置零信号00000000整体置零（异步）瞬态电路计入28个脉冲时产生进位（不适合作为进位输出信号）同时异步置零整体置零法评价：1）存在瞬态，可靠性差2）往往需要另加译码电路才能得到需要的进位输出信号。【例9.4.4】用若干片74160接成29进制计数器000101000同步置数信号00000000整体置数（同步）功能实现：利用电路的28状态产生一个同步置位信号同时加到两片74160上，从而得到29进制计数器稳定态整体置数法评价：1）没有瞬态，可靠性好。2）进位输出信号容易得到。例3试用两片74160构成64进制计数器11110000&Q0Q1Q2Q3D0D1D2D374160低EPETCOLDRDQ0Q1Q2Q3D0D1D2D374160高EPETCOLDRDCP1111CPCP方法一：先用两片74160采用并行进位构成100进制计数器，然后再用“整体置数”法构成64进制计数器。三、任意进制计数器的构成方法(M>N)同步置数信号0方法二：先用两片74160采用并行进位构成100进制计数器，然后再用“整体置零”法构成64进制计数器。3Q2QETCP0D1D2D3DC1Q0Q74160低∧EPRDDLD13DD3DCPQQ0∧0C74160高L21ETQDQR2DEP1计数脉冲&1110011000异步置零信号0三、任意进制计数器的构成方法(M>N)11000001Q0Q1Q2Q3D0D1D2D374160低EPETCOLDRDQ0Q1Q2Q3D0D1D2D374160高EPETCOLDRDCP1111CPCP11方法三：通过串行进位的方法构成100进制计数器，再用“整体置零”法构成64进制计数器。&异步置零信号0三、任意进制计数器的构成方法(M>N)方法四：当M可分解成N1和N2时，可将两个计数器分别接成N1进制计数器和N2进制计数器，然后再将两个计数器级联起来。因此，64进制计数器可由两个8进制计数器级联而成。

Q3Q2Q1Q0D0D1D2D374160EPETCOLDRD11CP1&1110Q3Q2Q1Q0D0D1D2D374160EPETCOLDRD1&11101CPCP三、任意进制计数器的构成方法(M>N)四、移位寄存器型计数器1.环形计数器说明：将移位寄存器首尾相接(D0=Q3),那么在不断输入时钟信号时，寄存器中的数据将循环右移。1000001000010100优点：结构简单。缺点：没有充分利用电路的状态。(只有n个有效状态)2.扭环形计数器（可提高状态利用率到2n个）0000110011101000Q3五、计数器应用实例【例1】计数器+译码器→顺序节拍脉冲发生器（译码器选通信号）例2，计数器+数据选择器→序列脉冲发生器发生的序列：000101119.4.3顺序脉冲发生器(略)9.4.4序列信号发生器(略)(2)按要求设计组合输出电路。计数器+组合输出电路2.电路组成3.设计过程(1)根据序列码的长度S设计模S计数器，状态可以自定；1.序列信号按一定规则排列的周期性串行二进制码。9.4.4序列信号发生器例1：产生110001001110序列码第一步：设计计数器1.序列长度S=12，设计一个模12计数器.2.选用74161.3.采用同步预置法.4.设定有效状态为Q3Q2Q1Q0=0100～1111.9.4.4序列信号发生器第二步：设计组合电路

D

CBA