参考基于多种工具设计

基于多种EDA工具的FPGA摘要：介绍了基于多种EDA工具的FPGA摘要：介绍了利用多种工具进行设计的实现原理及方法，其中包括设计输入、综合、功能仿真、实现、时序仿真、配置下载等具体内容。并以实际操作介绍了整个的设计流程关键词：FPGA深刻变革。为适应产品尽快上市的要求，设计者必须合理选择各EDA厂家提供的加速设计的工具软件，以使其产品在本领域良性发展。FPGA设计是当前数字系统设计领域中的重要方式之本文以多种EDA厂家工具为基系统介绍FPGA1数字逻辑划分与FPGA内部结FPGAXilinxXcv3200e320，AlteraApex20k1500e150200MHzI/IIPFPGA，最终可形成由PI控制CLB单元的位流文件。FPGAXilinxVirtex器件中，分为双长线、单长线、长线几种，在布线时可以按最近原则进2FPGA设计FPGA设计人体分为设计输入、综合、功能仿真（前仿真）、实现、时序仿2.1HDL、状态图与原理图输入三种方式。HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEEVHDL与VerilogHDLFPGA厂家推出的专用语言，如Quartus路能特定综合器（SynopsysFPGACompilerII或FPGAExpress）作Altera公司QuartusMomoryEditormemory通常，FPGA厂商软件与第三方软件设有接口，可以把第三方设计文件导入2.2电路设计方案。也就是是说，被综合的文件是HDL文件（或相应文件等），综合的FPGACompilerII是一个完善的FPGA逻辑分析、综合和优化工具，它从HDL中，分析是Synopsys标准的HDL语法规则对HDL源文件进行分析并纠正语法错误；综合是以选定的FPGA结构和器件为目标，对HDL和FPGA网表文件进行逻辑综合；而优化则是根据用户的设计约束对速度和面积进行逻辑优化，产生一利用FPGACompilerIIProject利用FPGACompilerIIProjectDon'tTouchEDIFVHDLVerilogHDLFPGAFPGA芯片的实现。综合完次信息等。2.32.4（1）转换：将多个设计文件进行转换并合并到一个设计库文件中。（3）布局与布线：布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。因最新的设计实现工具是时序驱动的，即在器件的布局布线期间对整个信号通道执行时序分析，因此可以使用约束条件操作布线软件，完成设计规定的性能要求。在布局布线过程中，可同时提取时序信息形成报靠。（4）时序提取：产生一反标文件，供给后续的时序仿真使用。（5）配置：产生配置时的（5）配置：产生配置时的需要的位流文件。2.5FPGA设计中最重要的步骤，它允许设计者详尽地分析所有关键路径并得出一个XilinxAlteraFPGAFPGA厂家设计工具进行布FPGA厂商在其设计环境下皆有与第三方时序分析工具的接口。SynopsysPrimeTime是dbPrimeTime提高工作主频或减少关键路径的跹时。与综合过程相似，静态时序分析也是一约束得到很好的满足。2.6FPGA烧录配置芯片中（XilinxXC18V，Altera的EPC2）。使用电缆XilinxFPGAJTAGProgrammer、HardwareProgrammer、PROMProgrammerAlteraJTAGJTAG口是常用下载方式。FPGA器件内部后进行实际器件的物理测试即为电路验3基于多种EDA3基于多种EDA工具的FPGA设Series或Quartus相配合实现FPGA3在设计输入阶段，因ModelsimVHDLVerilogHDL，所以在选用多HDL文件，如MentorGraphicsRenoir，XilinxFoundationSeriesHDLSummit司（Innoveda）的图形化界面友好程度较高，且可以导出相应HDL格式。3ModelsimFPGA厂有技术的仿真，此级伪真是在综合后、实现前而进RTLFPGARTL）。测试台不但提供测试激励与接收HDL（如运算部件输出值的正确性等HDLHDLBencherHDL在功能级仿真阶段，一般验证综合后是否仍与级仿真结果相同。MentorGraphicsModelsimSE/Plus5.5VHDLVerilogHDLHDLModelsim进行仿真需要导出VHDLModelsim进行仿真需要导出VHDLVerilogHDL网表。此对特定FPGA的基本单元组成的。这些基本单元在FPGA厂家提供的厂家库中含有其定义和特性，且厂家一般提供其功能的VHDLVerilogVDL库。因此，在Modelsim下进行仿真需要设置厂家库信息。如使用Altera公司Apex20ke列，需要将Apex20ke_atoms.v（vhd）Apex20ke_component.v文件设置或编译到工程项目的对应库中。除网表外，还需要布局布线输出的标准延时文件（sdf）sdf文件加入仿真可以在窗口化界面设置加入或通过激励指定。如使用VerilogHDL时加入反标语句$sdf_annotate(Top)通过指定即可。在综合阶段应利用设计指定的约束文件将RTL级设计功能实现并优化到具有相等功能且具有单元延时（但不含时序信息）的基本器件中，如触发器、逻辑门等，得到结果是能独立于FPGA的网表。它不含时信息可作布局布线用。使用FPGACompilerII综合后可以EDIF网络。在实际要是利用综合后生成的EDIF网表并FPGA内的基本进行布局布线。可以利用布线工具FoundationSeries选用具体器件（如Virtex列器件