电子电路设计（数字篇）智慧树知到期末考试答案2024年

电子电路设计（数字篇）智慧树知到期末考试答案2024年电子电路设计（数字篇）格雷码的优点是？

A:所占用位数少B:免解码速度快C:不容易发生竞争冒险答案:不容易发生竞争冒险以下哪种数字芯片的输出结构可以实现不同输入电平匹配？

A:图腾柱B:OC门C:三态门D:传输门答案:OC门跑马灯实际是哪种数字电路？

A:数值比较器B:计数器C:移位寄存器D:显示译码器答案:移位寄存器8位全加器，输入端和输出端加起来一共有多少个？

A:10B:12C:18D:8答案:18对5个状态进行编码，至少需要多少位？

A:5B:2C:3D:4答案:3描述时序逻辑电路的3个方程式什么？

A:输入方程B:驱动方程C:输出方程D:状态方程答案:状态方程###驱动方程以下编程语言中，不属于硬件描述语言的有哪些？

A:C++B:VHDLC:VerilogD:python答案:python;C++VerilogHDL代码：assign{CO,S}=A+B+CI;五个变量均为1位，如果A=1，B=1，CI=1，则？

A:S=0B:S=1C:CO=0D:CO=1答案:CO=1;S=1无关项在卡诺图中的取值0或1的原则是？

A:尽量取值1B:尽量取值0C:能够帮助卡诺图中其他项化简时取1D:不能够帮助卡诺图中其他项化简时取0答案:能够帮助卡诺图中其他项化简时取1;不能够帮助卡诺图中其他项化简时取0计数器的常见用途？

A:计时B:分频C:计数D:编码答案:计时;计数;分频余三码是恒权码。

A:正确B:错误答案:错误不同的逻辑表达式，可能具有同样的功能。

A:对B:错答案:;;常见进制中，只有二进制的补码可以通过取反加一得到。

A:正确B:错误答案:正确真值表、函数式、逻辑图、卡诺图和时序图可以相互转换。

A:对B:错答案:对描述移位寄存器时，使用了阻塞赋值就一定会出错。

A:正确B:错误答案:错误不同厂商的可编程逻辑器件的开发软件是不一样的。

A:错误B:正确答案:正确状态机建模时，一开始并不知道有多少个状态。

A:错误B:正确答案:正确编码有数值大小之分。

A:错误B:正确答案:错误Verilog中的常数可以用2进制、8进制、10进制和16进制表示,没有明确表示时默认为10进制。

A:正确B:错误答案:正确VerilogHDL中，always@(negedgeclk)代表上升沿触发

A:错误B:正确答案:错误VerilogHDL中，always和end必须成对出现。

A:错误B:正确答案:错误普通8-3编码器的真值表中，8个信号输入有256种组合，但真值表没有穷举出256种可能性，这代表输入信号含有约束条件。

A:正确B:错误答案:正确半加器级联可以实现多位加法器。

A:正确B:错误答案:错误二进制补码运算后的结果仍然是补码。

A:错误B:正确答案:正确VerilogHDL中，if(A=1)，将一定执行下面的语句。

A:错误B:正确答案:正确数码管动态显示例程中，任何时候只有一个数码管是亮的。

A:错误B:正确答案:正确移位寄存器不仅能实现串行数据转并行数据，还可以实现并行数据转串行数据。

A:错误B:正确答案:正确VerilogHDL中，4'b1010、4'o12、4'd10、4'ha表示同一个数。

A:正确B:错误答案:正确时序逻辑电路的输出仅取决于当前输入。

A:错误B:正确答案:错误不含附加输出功能的译码器，对于4输入译码器，应该有多少输出？

A:32B:16C:8D:12答案:AI参考:正确答案是【B:16】。\n\n根据题目描述，不含附加输出功能的译码器，即只进行逻辑选择功能的译码器，对于4输入译码器，它的输出应为2的4次方减1，即15个输出，但题目要求是不含附加输出功能的译码器，因此实际输出应为16个。因此，答案为B。'具备掉电不失特性的可编程逻辑器件是什么？

A:FPGAB:CPLD答案:AI参考:答案：B:CPLD。\n\n具备掉电不失特性的可编程逻辑器件是CPLD（复杂可编程逻辑器件）。选项AFPGA（现场可编程门阵列）通常具有掉电时数据丢失的特性。因此，B选项是正确答案。'三输入变量的真值表一共有几行？

A:2B:4C:8D:6答案:AI参考:正确答案是D：6行。\n\n真值表是用来表示多个变量之间所有可能值的表格。对于三输入变量的真值表，可能的组合有三种输入状态组合，即所有可能的输入状态组合数量为2^3=8种，但是只有三种状态组合有意义，即三变量都为真、一真两假和三假。因此，三输入变量的真值表一共有6行。选项D是正确的答案。'当A

答案:AI参考:当A不含附加输出功能的译码器，对于5输入译码器，应该有多少输出？

A:8B:16C:32D:12答案:AI参考:正确答案是B:16。\n一个五输入译码器可以产生16个输出，其中4个为高电平，另外12个为低电平。这些输出通常用于驱动不同的设备或组件。因此，答案为B。'VerilogHDL语法中，可以在always语句块中赋值的变量类型是？

A:reg型B:wire型答案:AI参考:正确选项是A:reg型。在VerilogHDL语法中，always语句块中赋值的变量类型通常是reg型，它表示的是寄存器类型，用于描述时序逻辑电路中的状态变量。而wire型通常用于描述逻辑门输入或输出，不适合在always语句块中赋值。因此，答案为A：reg型。'组合逻辑电路中一定没有时序逻辑电路。

A:错B:对答案:AI参考:正确答案是A：错。\n\n组合逻