电子技术与应用项目化教程 课件 项目14 时序逻辑电路（参考）

项目十四——时序逻辑电路概述项目14

时序逻辑电路概述

内容：时序逻辑电路的分析方法学习要求：

目的：了解时序逻辑电路的组成，掌握电路特点及分析方法。重点：时序逻辑电路的分析方法。难点：时序逻辑电路的分析方法。

时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还与电路的原状态有关，即具有记忆功能。时序逻辑电路方框图如图所示。时序逻辑电路方框图

这是时序电路的一般结构，时序电路的存储电路是必不可少的，其中存储电路是由具有记忆功能的触发器组成的，可以说触发器是最简单的时序逻辑电路。时序逻辑电路基础知识1．时序逻辑电路的特点时序逻辑电路可按时钟控制时间和逻辑功能分类。（1）按各触发器的时钟控制时间分类。可分为同步时序逻辑电路和异步时序逻辑电路。同步时序逻辑电路中，各触发器的状态变化是在同一时钟信号控制下同时发生的；而异步时序逻辑电路中，所有触发器的时钟端不是全接在一个时钟信号上，状态转换有先有后。（2）按逻辑功能分类。可分为数码寄存器、移位寄存器、计数器等。

2．时序逻辑电路的分类

时序逻辑电路的分析方法一般有以下5个步骤。（1）根据给定电路写出其驱动方程、时钟方程、输出方程。（2）将各触发器驱动方程代入相应触发器的特征方程，得出状态方程。（3）由状态方程画出状态转换真值表。（4）画出状态图、时序图。（5）逻辑功能说明。

3．时序逻辑电路的分析方法例

试分析图所示电路的逻辑功能。解（1）根据逻辑图写出驱动方程和时钟方程：

（2）将其代入特征方程

求出状态方程：

状态方程：

（3）由状态方程画出状态转换真值表（4）画出状态图、时序图，如图所示。（5）分析逻辑功能。由状态图和时序图可知，本电路为异步3位二进制加法计数器。

8.2寄存器寄存器是一类非常重要的时序电路部件，它能将一些数码或指令存放起来，以便随时调用，它由具有存储功能的触发器构成。一个触发器能存放1位二进制数码，如要存储n位二进制数码就需要n个触发器。寄存器存放数码的方式有并行和串行两种。并行方式是指数码从各对应输入端同时输入到寄存器中；串行方式是指数码从一个输入端逐位输入到寄存器中。寄存器取出数码的方式也有并行和串行两种。并行方式是指存储数码从各对应输出端同时取出；串行方式是指存储数码从一个输出端逐位输出。寄存器按功能不同可分为：数码寄存器和移位寄存器。

8.2.1数码寄存器数码寄存器的功能是暂存数据，现以4位数码寄存器为例进行分析。

1．电路组成

4个触发器的输入端D3D2D1D0作为寄存器的数码输入端，4个触发器的时钟CP接在一起作为送数脉冲控制端。图8.44位数码寄存器

2．工作原理在CP上升沿到来的瞬间,数码D3D2D1D0被同时存放到了相应触发器的输出端，所以电路采用的是并行输入、并行输出的方式。

8.2.2移位寄存器移位寄存器具有存储数码和数码移位两种功能。数码移位是指寄存器中所存数码在脉冲CP作用下能依次左移或右移。根据数码移动情况的不同，寄存器可分为单向移位寄存器和双向移位寄存器。

1．单向移位寄存器以4位左移寄存器为例进行分析。（1）电路组成。如图8.5所示，触发器F0的D端接收存储数码，其他高位触发器的D端依次接低位的输出端Q，所有触发器的复位端R接在一起作为寄存器的清零端，4个触发器的时钟CP接在一起作为移位脉冲输入端。图8.54位左移寄存器

（2）工作原理。将数码D3D2D1D0（如1010）从高位D3至低位D0依次串行送到串行输入DL端。第一个CP上升沿之后，Q0＝D3＝1，第二个CP上升沿之后，Q0＝D2＝0，Q1＝D3＝1。依次类推，可得4位左移寄存器的状态转换表如表8.2所示。为进一步加深理解，可画出时序图如图8.6所示（假设初始时所有触发器的Q端都为0）。表8.24位左移寄存器状态转换表图8.6时序图

2．双向移位寄存器

8.2.3集成移位寄存器

1．74LS19474LS194为4位双向移位寄存器（有清零、串/并入，串/并出、保持的逻辑功能），其逻辑符号如图8.7所示。图8.774LS194：复位端,低电平有效；DSR:右移串行数据输入端；DSL:左移串行数据输入端；D0、D1、D2、D3:并行数据输入端；Q0、Q1、Q2、Q3:并行数据输出端；

公共框中的M是方式关联符号，在这里的作用是选定移位方式，图中标注的位组合符号表示被组合的两个输入M0、M1能定义M0、M1、M2、M3四个关联标记，这四个关联标记分别确定一种操作方式。

当M1M0=01时，M1=1，其余均为“0”，从带有标识序号为“1”的限定符号“1→”可知，此时元件具有右移功能；当M1M0=10时，M2=1，由标识符号“2←”可知，此时元件具有左移功能。当M1=1，每次CP从“0→1”使“C4”和“1→”为“1”时，存储在元件中的数据就右移一位，而数据则从DSR端串行输入（该端内部有限定符号1，4D）。同理，当M2=1时，伴随CP上升沿，数据从DSL端串行输入(该端内部有限定符号2，4D)。操作方式选择M3=1，C4=1时，只有带有标识序号为3，4的受影响端才能动作，此时，数据从D0～D3端并行输入，实现了预置。操作方式选择M0=1，因没有标识序号为0的受影响端，所以C4=1时，元件不动作，保持原来的状态。

2．CD4015CD4015为双4位移位寄存器（串入并出）。

3．74LS16474LS164为8位移位寄存器（串入并出），具有清零、移位（右移）、保持的功能。图8.8CD4015的逻辑符号

74LS164的逻辑符号

8.3计数器

8.3.1二进制计数器二进制计数器是计数器中最基本的电路，它是指计数容量为2n的计数器。二进制计数器又可分为同步二进制计数器和异步二进制计数器。

1．同步二进制计数器同步二进制计数器就是将输入计数脉冲同时加到各触发器的时钟输入端，使各触发器在计数脉冲到来时同时触发。（1）同步二进制加法计数器。图8.10同步3位二进制加法计数器

由JK触发器构成的T触发器组成。驱动方程为：T0=1T1=T2=T触发器的特性方程为：从驱动方程可以可看出，当低位状态全为1时,T=1，造成T触发器状态翻转，完成二进制进位。电路为3位二进制加法计数器（或八进制加法计数器）。

T=0，状态保持；T=1状态翻转。例：分析图示电路的功能。列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在计数脉冲C触发下各触发器的状态。在第1个计数脉冲C触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个计数脉冲C时，计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。（2）同步二进制减法计数器。图8.11

3位二进制减法计数器

分析步骤同加法计数器，当低位状态全为0，T=1造成T触发器状态翻转，完成借位。表8.4二进制减法计数器状态转换表ＣＰＱ２Ｑ１Ｑ０0000111121103101４１005011601070018000图8.12同步二进制减法计数器时序图

由状态转换真值表和时序图可看出，每输入一个CP，计数状态就减1，8个计数脉冲CP后，电路完成一个循环，可见该电路是同步3位二进制减法计数器。

2．异步二进制计数器异步二进制计数器是指计数脉冲不是同时加到所有触发器的时钟输入端，各触发器状态的变换有先有后。电路如例8.1的图8.2所示，外来脉冲CP加到最低位触发器的时钟输入端，而低位触发器的输出作为相邻高位触发器的时钟脉冲。每个触发器的J、K端均接“1”，构成T′触发器。异步二进制计数器可由T′触发器组成，其级间联接规律见表8-5。表8.5异步二进制计数器级间联接规律触发沿计数方式T′触发器的触发沿上升沿下降沿加法（递增）计数

CPi=CPi=Qi－1减法（递减）计数CPi=Qi－1

CPi=

8.3.2十进制计数器十进制数计数器有10个状态，组成它需要4个触发器。4个触发器共有16种状态，应保留10个状态（称为有效状态，其余6个是无效状态）。十进制计数器是用BCD码来表示计数的状态。BCD码有多种，其中最常用的是8421BCD码。图8.13同步十进制加法计数器状态转换图表8.6十进制计数器状态转换真值表ＣＰＱ３Ｑ２Ｑ１Ｑ００００００１０００１２００１０３００１１４０１００５０１０１６０１１０７０１１１８１０００９１００１１０００００图8.14同步十进制加法计数器时序图

由于有效状态转换符合8421码的规律，所以称为8421码十进制加法计数器。

8.3.3任意进制计数器

除二进制和十进制以外的计数器，统称为任意进制计数器。任意进制计数器是在二进制计数器的基础上利用反馈扣除多余项（无效状态）后实现的。任意进制计数器也可分为同步和异步计数器。图8.15异步五进制加法计数器

由图可知，触发器F0和F1中，，当触发器F2（为0态）发生翻转前,时，触发器F0和F1构成一个两位二进制加法计数器。

所以当计数到011时，J2=1，K2=1，为F2的翻转作好准备。当第四个计数脉冲到来后，F2由0变为1，F0

和F1也翻转，状态变为100。此时，,反馈到J0端，阻塞了F0的翻转，触发器F2的J2=0，K2=1这样第五个计数脉冲到来后，F2由1变为0，计数器回到原状态000。计数器经五个脉冲后完成一个循环，因此该电路称为五进制计数器。表8.7五进制计数器状态转换真值表ＣＰＱ２Ｑ１Ｑ０００００１００１２０１０３０１１4１００５０００

8.4集成计数器的应用

8.4.1集成计数器

1．74LS160～74LS163

74LS160～74LS163为同步计数器，具有清零、置数、计数、保持的功能。74LS160～74LS163功能比较如表8.8所示。表8.874LS160～74LS163功能比较

功能型号进制清零预置数74LS160十进制低电平异步低电平同步74LS161二进制低电平异步低电平同步74LS162十进制低电平同步低电平同步74LS163二进制低电平同步低电平同步图8.1774LS161的逻辑符号

2．74LS290

74LS290为二—五—十进制异步加法计数器，具有清零、置9、计数的功能。另外，74LS90与74LS290功能一样，管脚分布不同。图8.1874LS290逻辑符号

输入输出R0(1)R0(2)S9(1)S9(2)Q3Q2Q1Q0110×清零11×0清零0×11置“9”×011置“9”0××0计数0×0×计数×0×0计数×00×计数表8.1074LS290功能表

在图8.18中，阵列框中的限定符号DIV2和DIV5分别表示该单元是二进制计数器和五进制计数器。

R0(1)、R0(2)是异步清零端，S9(1)、S9(2)是异步置9端，当R0(1)、R0(2)和S9(1)、S9(2)其中有一个为低电平时，即可计数。输出内部的限定符号是用CT标注的多位输出的位组合符号。括号内的0、2（1被省略）表示被组合的各输出的权。当CP0输入计数脉冲时，Q0为输出，此时集成电路是1位二进制计数器；当CP1输入计数脉冲时，Q3、Q2、Q1为输出，此时集成电路是1个五进制计数器；当CP0输入计数脉冲时，把CP1和Q0连接起来，此时集成电路构成8421码十进制计数器。连接方法不同也可构成5421码十进制计数器。

3．CT1393：

双四位二进制计数器，异步清零。图8.1974LS393的逻辑符号输入输出功能

CRCPQ3～Q0１×清零0↓加计数表8.1174LS393功能表4.74LS19274LS192为十进制同步加/减计数器。图8.20741LS92逻辑符号

表8.12741LS192功能表

8.4.2集成计数器的应用

1．可构成任意进制计数器利用集成二进制计数器和集成十进制计数器芯片可以很方便地构成任意进制计数器，采用的方法有两种。（1）反馈置“0”法。利用74LS290有置“0”端的集成计数器，将第N个状态反馈到置“0”端R0(1)、R0(2)端，迫使计数器清“0”，第N个状态消失，不再计数。如用74LS290构成九进制计数器的电路如图8.21所示，其中1001不计数。（2）反馈预置法。利用具有置数功能的集成