数字电路基础-ch06-5若干典型的时序逻辑集成电路

6.5若干典型的时序逻辑集成电路6.5.1寄存器和移位寄存器6.5.2计数器6.5若干典型的时序逻辑集成电路1、寄存器6.5.1寄存器和移位寄存器寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。

一个触发器能存储1位二进制代码，存储n位二进制代码的寄存器需要用n个触发器组成。寄存器实际上是若干触发器的集合。8位CMOS寄存器74HC374脉冲边沿敏感的寄存器8位CMOS寄存器74HC/HCT37411111101118位CMOS寄存器74HC/HCT374高阻HH*↑H高阻LL*↑H存入数据，禁止输出HH*↑L对应内部触发器的状态LL*↑L存入和读出数据Q0~Q7DNCP输出内部触发器输入工作模式*代表CP脉冲上升沿之前瞬间的DN的电平8D锁存器74HC/HCT373与8D寄存器74HC/HCT374具有类似的逻辑功能,但有不同的应用场合。这主要取决于控制信号与输入信号之间的时序关系,以及控制存储数据的方式.2、移位寄存器移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分单向移位寄存器双向移位寄存器左移位寄存器移位寄存器的逻辑功能分类移位寄存器的逻辑功能右移位寄存器(1)基本移位寄存器（a）电路串行数据输入端串行数据输出端并行数据输出端D3=Qn2D1=Q0nD0=DSIQ0n+1=DSIQ1n+1=D1=Q0nQ2n+1=D2=Qn1Q3n+1=D3=Qn22、写出激励方程：3、写出状态方程：(b).工作原理D2=Qn1D0D2D1D3

10

11

01

10

11

000

00

00

00FF0FF1FF2FF31CP后2CP后3CP后4CP后1101

1

Q0n+1=DSIQ1n+1=Q0nQ2n+1=Q1nQ3n+1=Q2n1011DSI=11010000,从高位开始输入

经过4个CP脉冲作用后，从DS端串行输入的数码就可以从Q0Q1Q2Q3并行输出。串入

并出

经过7个CP脉冲作用后，从DSI端串行输入的数码就可以从DSO端串行输出。串入

串出（2）典型集成电路内部逻辑图8位移位寄存器74HC/HCT1642.多功能双向移位寄存器多功能移位寄存器工作模式简图（1）工作原理高位移向低位----左移低位移向高位----右移实现多种功能双向移位寄存器的一种方案(仅以FFm为例)S1S0=00S1S0=01高位移向低位S1S0=10S1S0=11并入不变低位移向高位（2）典型集成电路CMOS4位双向移位寄存器74HC/HCT1947DI3DI2DI1DI0DI3*DI2*DI1*DI0*↑××HHH6H××××↑H×LHH5L××××↑L×LHH4H××××↑×HHLH3L××××↑×LHLH2×××××××LLH1LLLL×××××××××LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行输入时钟CP串行输入控制信号清零输出输入74HCT194的功能表

2、计数器的分类按脉冲输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加、减和可逆计数器概述1、计数器的逻辑功能

计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。6.5.2计数器同步计数器异步计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器

十进制计数器

任意进制计数器加计数器减计数器可逆计数器二进制计数器非二进制计数器

十进制计数器

任意进制计数器…………在数字电路中，能够记忆输入脉冲个数的电路称为计数器。(1)异步二进制计数器---4位异步二进制加计数器①

工作原理1、二进制计数器结论:

计数器的功能：不仅可以计数也可作为分频器。如考虑每个触发器都有1tpd的延时，电路会出现什么问题？异步计数脉冲的最小周期Tmin=ntpd。（n为位数）

②典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器。在5V、25℃工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。74HC/HCT393的逻辑符号3位二进制异步加计数器设计状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图3位二进制异步减计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。驱动方程：电路图二进制异步计数器级间连接规律(2)二进制同步加计数器设计/0/0/0/0/0/0/0/0/0/0/0/0/0/1/0/04位二进制计数器状态表0000016111111500111140101113000111201101110010110010019000018011107001106010105000104011003001002010001000000Q0Q1Q2Q3进位输出电路状态计数顺序Q0在每个CP都翻转一次Q1仅在Q0=1后的下一个CP到来时翻转FF0可采用T=1的T触发器FF1可采用T=Q0的T触发器Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转FF2可采用T=Q0Q1的T触发器Q2仅在Q0=Q1=1后的下一个CP到来时翻转FF3可采用T=Q0Q1Q2的T触发器(2)二进制同步加计数器4位二进制同步加计数器逻辑图CE=0保持不变CE=1计数4位二进制同步加计数器时序图推广到n位二进制同步加法计数器驱动方程输出方程推广到n位二进制同步减法计数器驱动方程输出方程选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。（3）十进制同步计数器状态图输出方程：时钟方程：十进制同步加计数器状态方程电路图比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。十进制同步减计数器选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：状态方程次态卡诺图比较，得驱动方程：将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。（4）十进制异步计数器状态图输出方程：十进制异步加计数器时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。状态方程比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。十进制异步减计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。FF1在t1、t3、t5、t7时刻翻转，可选Q0。FF2在t3、t7时刻翻转，可选Q1。FF3在t1、t3时刻翻转，可选Q0。状态方程比较，得驱动方程：电路图将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。

(3)典型集成计数器74LVC1612选1数据选择器c时序图TC=CET•Q3Q2Q1Q074LVC161逻辑功能表输入输出清零预置使能时钟预置数据输入计数进位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持*HHHH↑××××计数*CR的作用？PE的作用？例6.5.1试用74LVC161构成模216的同步二进制计数器。级联计数器的模的问题?(4).异步二-十进制计数器将图中电路按以下两种方式连接：试分析它们的逻辑输出状态。

接计数脉冲信号，将Q0与相连；（1）

接计数脉冲信号，将Q3与相连（2）74HCT390两种连接方式的状态表计数顺序连接方式1（8421码）连接方式2（5421码）Q3Q2Q1Q0Q0Q3Q2Q10000000001000100012001000103001100114010001005010110006011010017011110108100010119100111002.用集成计数器构成任意进制计数器1、用同步清零端或置数端归零构成N进制计数器2、用异步清零端或置数端归零构成N进制计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。（3）画连线图。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。

例用74LVC161构成九进制加计数器。解：九进制计数器应有9个状态，而74LVC161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。(1)反馈清零法

(2)反馈置数法

二、M>16的任意进制计数器的设计（2片74LS161级联）

M=（147）10=（10010011）2同步级联00000000…10010010异步级联例：用74LS161构成一个二十四进制计数器。要求按8421BCD码计数。&1&11CP例：用74LS161构成一个二十四进制计数器。要求按自然二进制码计数。&11CP(24)

10=(11000)

21＆用74HCT390实现的24进制计数器

在一些常用的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置数功能。（1）工作原理置初态Q3Q2Q1Q0=0001，

①基本环形计数器状态图3.环形计数器第一个CP:Q3Q2Q1Q0=0010，

第二个CP:Q3Q2Q1Q0=0100，

第三个CP:Q3Q2Q1Q0=1000，

第四个CP:Q3Q2Q1Q0=0001，

第五个CP:Q3Q2Q1Q0=0010，

寄存器的应用能自启动的4位环形计数器状态图②

扭环形计数器结构特点状态图即将FFn-1的输出Qn-1接到FF0的输入端D0。能自启动的4位扭环形计数器a、电路十状态的扭环形计数器b、状态表状态编号Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、状态图置初态Q4Q3Q2Q1Q0=00001，

时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。小结

时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。3、集成双向移位寄存器74LS194由74LS194构成的能自启动的4位环形计数器时序图寄存器小结：

寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输