《微电子学概论》-Chap05

第五章

集成电路设计集成电路设计与制造的主要流程框架设计芯片检测单晶、外延材料掩膜版芯片制造过程封装测试系统需求集成电路的设计过程：

设计创意+仿真验证集成电路芯片设计过程框架From吉利久教授是功能要求行为设计（VHDL）行为仿真综合、优化——网表时序仿真布局布线——版图后仿真否是否否是Singoff—设计业—引言半导体器件物理基础：包括PN结的物理机制、双极管、MOS管的工作原理等器件小规模电路大规模电路超大规模电路甚大规模电路电路的制备工艺：光刻、刻蚀、氧化、离子注入、扩散、化学气相淀积、金属蒸发或溅射、封装等工序集成电路设计：另一重要环节，最能反映人的能动性结合具体的电路，具体的系统，设计出各种各样的电路掌握正确的设计方法，可以以不变应万变，随着电路规模的增大，计算机辅助设计手段在集成电路设计中起着越来越重要的作用

什么是集成电路？(相对分立器件组成的电路而言)把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。什么是集成电路设计？根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。

设计的基本过程（举例）功能设计逻辑和电路设计版图设计集成电路设计的最终输出是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。设计与制备之间的接口：版图主要内容

IC设计特点及设计信息描述典型设计流程典型的布图设计方法及可测性设计技术5.1设计特点和设计信息描述一、设计特点(与分立电路相比)1.对设计正确性提出更为严格的要求

设计的正确性是IC设计中最基本的要求。IC设计一旦完成并送交制造厂生产后，再发现有错误，就需要重新制版、重新流片，这会造成巨大的损失。因此，要保证100％的设计正确性。2.测试问题

集成电路外引出端的数目不可能与芯片内器件的数目同步增加，这就增加了从外引出端检测内部电路功能的困难，兼之内部功能的复杂性，在进行集成电路设计时，必须采用便于检测的电路结构，并需要对电路的自检功能进行考虑。

3.版图设计：布局布线

布局、布线等版图设计过程是集成电路设计中所特有的。只有最终生成设计版图，通过制作掩膜版、工艺流片，才能真正实现集成电路的各种功能。而布局、布线也是决定电路性能与芯片面积的主要因素之一，对高速电路和低功耗电路尤为如此。

4.分层分级设计(Hierarchicaldesign)和模块化设计

高度复杂电路系统的要求什么是分层分级设计？

集成电路在一个芯片上集成了数以万计的器件，这些器件既要求相互隔离又要求按一定功能相互连接，而且，还需要考虑设计提出、设计验证及设计实现过程中所包含的各方面因素。因此，无论是功能设计、逻辑与电路设计还是版图设计，都不可能把几十万个以上的器件作为一个层次来处理，必须采用分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。一般来说，级别越高，抽象程度越高；级别越低，细节越具体。从层次和域表示分层分级设计思想域：行为域：集成电路的功能结构域：集成电路的逻辑和电路组成物理域：集成电路掩膜版的几何特性和物理特性的具体实现层次：系统级、算法级、寄存器传输级(也称RTL级)、逻辑级与电路级从层次和域方面表示的电路的分层分级设计系统级行为、性能描述CPU、存储器、控制器等芯片、电路板、子系统算法级I/O算法硬件模块、数据结构部件间的物理连接RTL级状态表ALU、寄存器、MUX微存储器芯片、宏单元逻辑级布尔方程门、触发器单元布图电路级微分方程晶体管、电阻、电容管子布图设计层次行为设计结构设计物理设计5.设计过程计算机化

计算机在集成电路设计中的作用是不可取代的。如果说集成电路在最初发展阶段可以用手工进行设计的话。那麽，随着电路规模和电路复杂度的增大，如今集成电路设计离开计算机辅助设计是无法实现的。目前，实际上计算机辅助设计软件及工具几乎渗透了VLSI设计的各个步骤中，这些软件除了工艺和器件模拟软件外，通常我们称之为EDA软件：工艺模拟(TSUPREM-IV)、器件模拟(Medici)、电路模拟(HSPICE/PSPICE/SMARTSPICE)、逻辑验证(Verilog/VHDL、formalCheck)、版图验证及参数提取(Dracula/Diva、Calibre、Herculesa、StarRCXT)、布局/布线工具(SiliconEnsemble、Apollo、Astro)、综合工具(DesignCompiler、Ambit、Synplicicy、LEONARDO)、计算机辅助设计(CadenceIC、Synopsys、MentorGraphic)、版图编辑生成(Virtuso、Ledit)、......。EDA软件除了IC设计软件外，还包括系统设计和PCB设计的软件。二、设计信息描述

分类内容语言描述(如VHDL语言、Verilog语言等)功能描述与逻辑描述功能设计功能图逻辑设计逻辑图电路设计电路图图形描述版图设计符号式版图,版图举例：x=a’b+ab’；CMOS与非门；CMOS反相器版图集成电路设计信息的描述主要有图形描述和语言描述等方式。见下表什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。版图与所采用的制备工艺紧密相关层次化、结构化设计假设要设计一个4位加法器，不同的设计域和不同的设计层次有不同的设计描述1。行为描述：行为描述可以用布尔方程，输入输出值表，也可用标准的高级计算机语言或特殊的硬件描述语言（HDL）写成算法，后者包括VHDL、Verilog。在行为域中有许多抽象的级别，包括算法、RTL和布尔方程式等。随着这些级别的降低，越来越多的有关具体实现的信息变得明显起来。算法级：

s<=a+b;RTL级：

Si=(ai⊕bi)⊕ci Ci+1=aibi+ci(ai+bi)i=0,1,2,3使用verilog语言：moduleadd4(a,b,c,s,co);input[3:0]a,b;inputc;output[3:0]s;reg[3:0]s;outputco;reg[1:0]i;reg[4:0]carry;

always@(aorborcarry)begin carry[0]=c;

for(i=0;i<=3;i=i+1)begin

s[i]=a[i]^b[i]^carry[i];carry[i+1]=a[i]&b[i]|(carry[i]&(a[i]|b[i]));endendassignco=carry[4];endmodule

2。结构描述：一个结构描述说明的是元件是如何连接起来完成某一功能（或指定的行为）。通常这种描述就是模块的列表和它们的连接关系。在结构域，抽象层次包括模块级、门级、开关级和电路级，从高到低逐级展示更多的实现细节。4位加法器的结构描述：adderadderadderadderS(0)carry(1)S(1)S(2)S(3)carry(2)carry(3)coca(0)b(0)

a(1)b(1)

a(3)b(3)

a(2)b(2)四位加法器结构图(4个一位加法器构成)一位加法器结构图与非门的晶体管级结构图结构描述的层次关系：Adder4adderadderadderadderandgorgxorgandgorgxorgandgorgxorgandgorgxorgPMOSNMOSPMOSNMOS······四位加法器的描述层次

adder4b[3:0]a[3:0]s[3:0]cococ+basc物理描述：一个电路的物理描述是用来说明怎样构造详细的元件来产生所要求的结构，完成所要求的功能的。在IC工艺中，物理描述的最低层次是光刻的掩膜信息，也就是各种不同层的版图，它是制造过程中各种工艺步骤所需要的。4位加法器的物理描述AOutVDDGNDBInOutVDDGND2输入与非门版图反相器版图4位加法器的物理描述一位全加器标准单元版图4位加法器的物理描述s[3]a[3]b[3]a3s[2]a[2]b[2]a2s[1]a[1]b[1]a1s[0]a[0]b[0]a0C4cadder4(100,400)(100,300)(100,200)(100,100)(100,50)(50,0)(0,75)(0,25)(0,0)(50,100)(100,100)(0,0)ccosbaadderadder4位加法器的物理描述的抽象模块图5.2设计流程

理想的设计流程(自顶向下：TOP-DOWN）主要包括三个阶段：系统功能设计，逻辑和电路设计，版图设计

逻辑和电路描述系统性能编译器系统性能指标性能和功能描述逻辑和电路编译器几何版图描述版图编译器制版及流片统一数据库理想的集成电路设计流程如图是一种理想情况的设计流程图，由于缺少有效的EDA（ElectronicDesignAutomatic)工具，这种技术至今难以真正付诸实现。目前的硅编译器（siliconcompiler）是设计自动化程度较高的一种设计技术。

(可从算法级、RTL级向下，直接得到掩膜版图），但真正实用的硅编译器还很少。总体要求系统功能设计寄存器传输级描述寄存器传输级模拟与验证子系统/功能块综合门级逻辑网表逻辑模拟与验证电路模拟与验证版图生成逻辑图电路图最终版图数据与测试向量制版与工艺流片计算机辅助测试(ICCAT)生产定型工艺模拟版图几何设计规则和电学规则检查网表一致性检查和后仿真实际的分层分级设计流程典型的实际设计流程需要较多的人工干预某些设计阶段无自动设计软件，通过模拟分析软件来完成设计各级设计需要验证1、系统功能设计（最高层级设计）目标：实现系统功能，满足基本性能要求过程：功能块划分，RTL级描述，行为仿真

功能块划分(人为，极富经验性)

RTL（寄存器传输级）描述（RTL级VHDL、Verilog、C/C++、Matlab、Verilog-AMS、SystemC等)

RTL级行为仿真：总体功能和时序是否正确（各种语言仿真器、SPW、CoCentric等）功能块划分原则：既要使功能块之间的连线尽可能地少，接口清晰，又要求功能块规模合理，便于各个功能块各自独立设计。同时在功能块最大规模的选择时要考虑设计软件可处理的设计级别

算法级：包含算法级综合：将算法级描述转换到

RTL级描述综合：通过附加一定的约束条件从高一级设计层次直接转换到低一级设计层次的过程逻辑级：较小规模电路实际设计流程系统功能设计输出：语言或功能图软件支持：多目标多约束条件优化问题无自动设计软件仿真软件：VHDL/Verilog仿真器，SystemC仿真器，C/C++，Matlab2、逻辑和电路设计概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构；输出：RTL描述、逻辑电路图、网表等；一般分数字电路和模拟电路设计；不同的电路、不同的工艺条件所采用的设计流程会各不相同；过程：A.数字电路：RTL级描述

逻辑综合(Synopsys,Ambit)

逻辑网表

逻辑模拟与验证，时序分析和优化难以综合的：人工设计后进行原理图输入，再进行 逻辑模拟数字电路

设计流程:Verilog-XLNC-VerilogModelsimActiveHDLVCSVSSDesignCompiler、Ambit、Leonardo、Synplicity、PhysicalCompilerSTA(StaticTimingAnalyze)电路实现(包括满足电路性能要求的电路结构和元件参数)：调用单元库完成；没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库；单元库：一组单元电路的集合；经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。单元库由厂家(Foundary)提供，也可由用户自行建立。

B.模拟电路：尚无良好的综合软件

RTL级仿真通过后，根据设计经验进行电路设计原理图输入电路模拟与验证模拟单元库原理图输入工具：Composer(Cadence)、ViewDraw(ViewLogic)、Sedit(Tanner)、

电路模拟工具：Hspice(Avanti/Synopsys)、Spectre/Pspice(Cadence)、SmartSpice(Silvaco)、StarSim/Nanosim(Synopsys)

逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图。软件支持：原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件(EDA软件系统中已集成)。全球著名的EDA软件Vender：

Cadence

Synopsys(Avanti)MentorGraphic(Innoveda)Magma、Synplify、Aldec、Silvaco、Tanner、Novas等国内EDA软件：Panda(华大)、北理工的VHDL仿真器；FPGA厂商提供的EDA软件：

Xilinx公司：ISE系列

Altera公司：QuartusII系列

3.版图设计概念：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，IC设计的最终输出。什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，对应于光刻的掩膜版。版图与所采用的制备工艺紧密相关

版图设计过程：由底向上过程主要是布局布线过程

布局：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指根据连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。

布线：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。

版图设计过程:大多数基于单元库实现（1）软件自动转换到版图，可人工调整（规则芯片）（2）布图规划（floorplanning)工具布局布线工具（place&route）

布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布（3）全人工版图设计：人工布图规划，提取单元，人工布局布线（由底向上：小功能块到大功能块）标准单元版图示例[Brodersen92]标准单元库版图示例AOutVDDGNDBInOutVDDGNDnand2版图inv版图单元库中基本单元较小的功能块总体版图版图检查与验证布局布线布局布线较大的功能块布局布线布图规划人工版图设计典型过程

Full-Custom,全人工版图设计:人工布图规划，设计单元，人工布局布线（由底向上：从小功能块到大功能块）单元库中基本单元较小的功能块总体版图版图检查与验证布局布线布局布线较大的功能块布局布线布图规划人工版图设计典型过程Full-Custom版图示例(1)Full-Custom版图示例(2)

版图验证与检查DRC(DesignRuleCheck)：几何设计规则检查；对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；

ERC(ElectricalRuleCheck)：电学规则检查；检查电源(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性；

LVS(LoyoutversusSchematic)：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等；LPE(LayoutParameterExtraction)：版图寄生参数提取；从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE格式的网表，用于后仿真验证；

POSTSIM：后仿真，检查版图寄生参数对设计的影响；提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证版图编辑软件：Vertuso、TannerLedit、Panda标准单元自动布局布线软件：

SiliconEnsamble、Apollo、Astro版图验证：Dracula/Diva、Calibre、Hercules、TannerLVS

5.3设计规则一、设计规则

IC设计与工艺制备之间的接口制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形由电路设计者来确定。设计者在确定几何图形时，要受到两个因素的影响：光刻精度和电学参数。从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形由电路设计者来确定。设计规则是IC工程师和工艺工程师之间相互制约的手段，两者沟通的桥梁，通过设计规则，电路工程师不必了解工艺细节就可以成功的设计出电路；而工艺工程师也不需要了解电路内容就可以成功的制造出电路。设计规则是电路性能和成品率之间的折中，设计规则保守则成品率高，但电路面积大、性能差一些；设计规则激进，则电路性能好、面积小，但成品率低。IC制造中造成工艺偏差的因素主要包括：掩膜版的对准偏差；尘埃颗粒；工艺参数(例如：横向扩散、横向腐蚀等)；表面不平整；设计规则的内容DesignRule通常包括相同层和不同层之间的下列规定：最小线宽MinimumWidth

最小间距MinimumSpacing

最小延伸MinimumExtension

最小包围

MinimumEnclosure

最小覆盖MinimumOverlay设计规则的两种表示方法以为单位：把大多数尺寸（覆盖，出头等等）约定为

的倍数

与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。优点：版图设计独立于工艺和实际尺寸举例：见书P135以微米为单位：每个尺寸之间没有必然的比例关系，提高每一尺寸的合理度；简化度不高举例：见书P137

IC设计流程视具体系统而定随着ICCAD系统的发展，IC设计更侧重系统设计正向设计，逆向设计

SoC:IP（IntelligentProprietary）库(优化设计)软核：行为级描述firmIP:门级

hardIP:版图级，

D/AA/DDRAM，优化的深亚微米电路等

IC设计与电路制备相对独立的新模式

Foundry的出现VDSM（VeryDeepSubMicrometer）超深亚微米电路设计对设计流程的影响VDSM电路设计对设计流程的影响时序问题突出，互连延迟超过门延迟，逻辑设计用的互连延迟模型与实际互连延迟特性不一致，通过逻辑设计的时序在布局布线后不符合要求。在逻辑设计阶段加入物理设计的数据综合优化中的关键路径以SDF（StandardDelayFormat）格式传给布图规划，初步的连线延迟再传给综合优化工具（以PDEF格式）布局后将更精确的互连信息通过FLOORPLANTOOL传给综合优化工具，进行布局迭代时延驱动布线，完成后进行延迟计算和时序分析，布线迭代VDSM电路设计对设计流程的影响布图时面向互连，先布互连网，再布模块集成度提高：可重用（REUSE）模块

IP（IntellectualProperty）（知识产权）模块针对各IP模块和其他模块进行布图规划，如何对IP模块等已设计好的模块进行处理功耗问题，尤其高层次设计中考虑布图中寄生参数提取变成三维问题二、布图设计方法（布图风格划分）全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法设计方法选取的主要依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等最主要的：设计成本在芯片成本中所占比例芯片成本CT：小批量的产品：减小设计费用；大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积CD为设计开发费用，CP为每片硅片的工艺费用；V为生产数量，y为成品率；n为每个硅片上的芯片数目。三、全定制设计版图设计时采用人工设计，对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小设计周期长，设计成本高，适用于性能要求极高或批量很大的产品，如CPU、RAM等模拟电路由于设计软件的限制，通常也采用全定制设计；早期电路全部采用全定制方法；符号式版图设计：用一组事先定义好的符号来表示版图中不同层版之间的信息，通过自动转换程序转换举例：棍图：棍形符号、不同颜色不必考虑设计规则的要求；设计灵活性大符号间距不固定，进行版图压缩，减小芯片面积微米设计规则举例范例：1P3M双阱CMOS工艺设计规则棍图转换成版图5.4专用集成电路的设计方法专用集成电路（ASIC：Application-SpecificIntegratedCircuit）（相对通用电路而言）针对某一应用或某一客户的特殊要求设计的集成电路批量小、单片功能强：降低设计开发费用主要的ASIC设计方法：门阵列设计方法：半定制标准单元设计方法：定制掩膜版方法积木块设计方法：定制可编程逻辑器件设计方法一、门阵列设计方法（GA方法）概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能

采用母片半定制技术1.门阵列结构单元区结构：(见下页图)

输入/输出单元：芯片四周举例：(见下页图)输入、输出、电源输入保护(防止栅击穿)：嵌位二极管、保护电阻输出驱动：宽长比大的器件（梳状或马蹄状）未使用的单元已经使用的单元

(4-输入NOR)门阵列单元逻辑单元行布线通道门阵列母片I/O及压焊块门阵列基本单元(4管单元)2.门阵列设计流程寄存器传输级行为描述逻辑网表逻辑模拟制版/流片/测试/封装设计中心Foundry向Foundry提供网表布局布线掩膜版图版图检查/网表和参数提取/网表一致性检查后仿真产生测试向量行为仿真逻辑图综合生成延迟文件单元库3.门阵列方法的设计特点门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路不足：设计灵活性较低；门利用率低；芯片面积浪费;速度较低；功耗较大。4.门海技术门海设计技术：一对不共栅的P管和N管组成的基本单元铺满整个芯片，布线通道不确定（可将基本单元链改成无用器件区走线），宏单元连线在无用器件区上进行提出了“无通道”概念的门海结构，单元四周均可布线，而且布线通道可调门利用率高，集成密度大，布线灵活，保证布线布通率仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用门海(Sea-of-Gate)随机逻辑MemorySubsystemLSILogicLEA300K(0.6mmCMOS)PMOSNMOS基本单元5.设计方法激光扫描阵列：特殊的门阵列设计方法对于一个特殊结构的门阵列母片，片上晶体管和逻辑门之间都有电学连接，用专门的激光扫描光刻设备切断不需要连接处的连线，实现ASIC(专用途集成电路)功能。只需一步刻铝工艺，加工周期短；采用激光扫描曝光，省去了常规门阵列方法中的制版工艺。但制备时间较长。一般用于小批量(200～2000块)ASIC的制造二、标准单元设计方法（SC方法）

1.标准单元设计方法一种库单元设计方法，属基于单元的布图方法需要全套掩膜版：定制方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。一种典型的标准单元阵列的版图布局标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证描述电路单元在不同层级的属性的一组数据逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图功能描述电路结构、电学指标拓扑版图（O）：拓扑单元名、单元宽度高度、I/O位置及名称掩膜版图（A）举例：不同设计阶段调用不同描述

单元名称与符号、I/O端拓扑单元名、单元宽度高度、I/O位置及名称

标准单元库主要包括与非门、或非门、触发器、锁存器、移位寄存器加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元模拟单元模块：振荡器、比较器等

同一功能的单元有几种不同的类型，视应用不同选择。例如，反相器可以有输出级、输入级、缓冲级，输出级的反相器需要考虑驱动，而输入级则不需要作此考虑。2.标准单元设计基本排列形式：双边I/O、单边I/O、连线单元（单层布线中用得较多、跨单元连线）走线：电源和地线一般要求从单元左右边进出，信号端从上下进出。可以在单元内部或单元边界电源线可以放在单元外，在布线通道内，便于根据单元功率要求调整宽度，从各单元引出端口电源线水平金属线，信号线用第二层金属或垂直多晶硅线，单元内部连线用第一层金属和多晶硅，单元之间连线在走线通道内单元拼接

保证阱区能连接上单元高度：器件宽度，（考虑最小延迟，最省面积，足够高度以保证电源线、地线、单元内部连线）

SC方法设计流程与门阵列类似

SC方法设计流程与门阵列类似

SC方法特点：需要全套掩膜版，属于定制设计方法门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大较高的芯片利用率和连线布通率依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时适用于中批量或者小批量但是性能要求较高的芯片设计SC方法目前已经成为当今ASIC设计应用最广泛的设计方法；Why？1.

SC方法可以100%充分利用硅片的面积，100%的利用I/OPad；2.SC方法可以兼顾电路的性能，布局布线的自由度很大；3.由于Foundry可以为其客户提供高质量的标准单元库，因此建库对于设计者来说已经不是一个很大的问题。3.积木块设计方法：BBL方法

（通用单元设计方法）布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道(根据需要分配)BBL单元：单元规模一般比SC单元大，如较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可以用GA、SC、PLD或全定制方法设计，设计好的单元存入库内设计过程：可以基于Foundry提供的单元库，更提倡用自己的单元库

平面布置：影响延迟的单元靠近安放

软件预估性能

详细布图

后仿真

BBL方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化布图算法发展中：通道不规则，连线端口在单元四周，位置不规则积木块设计方法：BBL方法标准单元设计的功能块模拟电路功能块其他功能块，如RAM、ROM等三、可编程逻辑器件设计方法（PLD方法）概念：用户通过生产商提供的通用器件自行进行现场编程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路编程方式：现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多次擦除，易于系统和电路设计。掩膜编程：通过设计掩膜版图来实现所需的电路功能，但由于可编程逻辑器件的规则结构，设计及验证比较容易实现。可编程逻辑器件分类

ROM、EPROM、EEPROM、PLA、PAL、GAL1。可编程逻辑阵列（PLA）：实现数字逻辑基本思想：组合逻辑可以转换成与-或逻辑，由输入变量组成“与”矩阵，并将其输出馈入到“或”矩阵，设计人员通过对与—或矩阵进行编程处理，得到所需要的逻辑功能。基本结构：PLA基本结构将“与”矩阵或“或”矩阵的格点上是否有晶体管作为选择，编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位置是规则的，晶体管的选择可以通过对PLA器件的电编程实现，如：如果PLA格点上MOS管的栅极用熔丝连接，对不需要MOS管的位置通以较大的脉冲电流，将熔丝熔断，则该格点不连通，从而实现编程。PLA结构PLA的内部结构在简单PLD中有最高的灵活性。PLA处理逻辑功能较灵活，但比较浪费，编程工具花费也大举例：尽量采用“或非”门2X4X2PLA的电路结构（其中箭头代表接地）2.可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)

PAL：固定或矩阵（馈入“或”门八个输入端即可满足逻辑组合要求），可编与矩阵（输入项可增多）结构简化、工艺简单现场编程,一次编程(熔丝工艺)不同输出结构选用不同的PAL器件,例如可编程I/O组合型、有寄存器反馈的寄存器型GAL：逻辑阵列结构与PAL类似，固定或矩阵：浮栅工艺：控制栅上施加足够高的电压且漏端接地时，浮栅上将存储负电荷，当控制栅接地而漏端加适当的正电压时，浮栅将放电，实现了电编程；具有不挥发性，掉电后不用重新编程提高可编程速度和器件速度电擦写，可重复编程，不需要窗口式的封装输出逻辑单元有一些考虑：可编程可重新配置，可适应不同系统需要具有安全保护单元,外界无法从器件中读出二进制编程编码编程方式：现场编程PLA、PAL、GAL的设计流程：

功能、逻辑设计网表编程文件

PLD器件设计周期短，设计效率高，有些可多次擦除，适合新产品开发编程软件硬件编程器

PAL和GAL的器件密度较低，几百门近年来出现高密度可编程逻辑器件HDPLD、

系统内编程逻辑器件IS-PLDLattice的pLSI1000,2000,3000系列，14000门

HDPLD：集总布线区（GRP：globalroutingpool）：用于内部逻辑连接四周通用逻辑块（GLB）、输出布线区（ORP：GLB输出与管脚之间互连）输入总线IB

可实现高速控制器等，DSP、数据加密等子系统系统内编程逻辑器件IS-PLD（insystem-programmablelogicdevice）：带串行接口及使能端（用作串口或正常信号端）串行口：数据输入、数据输出、时钟、模式选择具有GAL和HDPLD的可编程、再配置功能可编程、再配置在系统内或PCB板上进行消除管脚多次弯曲易于进行电路版级测试一块电路板有不同功能：硬件软件化四、现场可编程门阵列(FPGA)

（逻辑单元阵列）集成度高，使用灵活，引脚数多(可多达100多条)，可以实现更为复杂的逻辑功能不是与或结构，以可配置逻辑功能块（configurablelogicblock）排成阵列，功能块间为互连区，输入/输出功能块IOB可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵

CLB、IOB的配置及内连编程通过存储器单元阵列实现结构逻辑单元阵列结构（LCA）

可配置的逻辑块（CLB）、I/O功能块（IOB）、互连区

复合PLD结构（CPLD）：PLD逻辑块和互连区FPGA结构原理图内部结构称为LCA（LogicCellArray）由三个部分组成：可编程逻辑块（CLB）可编程输入输出模块（IOB）可编程内部连线（PIC）CLB包含多个逻辑单元PICIOB不是与或结构，以可配置逻辑功能块（configurablelogicblock）排成阵列，功能块间为互连区，四周为输入/输出功能块IOB可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵LCA结构示意图CLB、IOB的配置及内连编程通过存储器单元阵列实现逻辑单元内部结构查找表的基本原理实际逻辑电路LUT的实现方式

a,b,c,d输入逻辑输出地址RAM中存储的内容00000000000001000010....0...01111111111N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式查找表的基本原理N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多于输入的查找表采用多个逻辑块级连的方式CPLD内部结构（Altera的MAX7000S系列）逻辑阵列模块I/O单元连线资源逻辑阵列模块中包含多个宏单元宏单元内部结构乘积项逻辑阵列乘积项选择矩阵可编程触发器如何实现功能？存储器单元阵列中装入配置程序

存储器单元阵列中各单元状态

控制CLB的可选配置端、多路选择端

控制IOB的可选配置端

控制通导晶体管的状态和开关矩阵的连接关系被控制端或互连点与存储器单元一一对应

LCA结构FPGA的设计流程：软件开发系统XACT

现场编程XILINX：用SRAM存储内容控制互连：允许修改

配置程序——存储器单元阵列中各单元状态——控制CLB的可选配置端、多路选择端

控制IOB的可选配置端

控制通导晶体管的状态和开关矩阵的连接关系ACTEL：可熔通的点，不可逆，易于保密适用：200块以下的原型设计

PLD和FPGA设计方法的特点现场编程：功能、逻辑设计网表编程文件

PLD器件掩膜编程：PLA版图自动生成系统，可以从网表直接得到掩膜版图设计周期短，设计效率高，有些可多次擦除，适合新产品开发编程软件硬件编程器FPGA与CPLD的区别(1)CPLDFPGA内部结构Product－termLook－upTable程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源－EAB，锁相环保密性可加密一般不能保密FPGA与CPLD的区别(2)FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。FPGA与CPLD的区别(3)FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。FPGA与CPLD的区别(4)FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。FPGA与CPLD的区别(5)FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发