OrCAD和PADS Layout电路设计与实践：设计检查与后处理

设计检查与后处理13.1设计检查简介13.2安全间距检查13.3连通性检查13.4高速检查13.5平面层检查13.6PCB文件与OrCAD电路原理图的差异比较13.7PCB设计的后处理操作虽然PADSLayout系统具有On-LineDRC(在线规则检查)功能，但是有时难免觉得不方便而关闭On-LineDRC，而且有少部分操作一定要在关闭On-LineDRC的状态下进行。另外，在ECO模式下，可能对PCB作了原理性的更改，但是没有更改相应的OrCAD电路原理图；或者反过来，更改了OrCAD电路原理图，但是没有更改相应的PCB，这都是不允许的。所以，当PCB设计基本完成，在将文件发送给PCB生产厂家之前一定要仔细检查，不能有任何错误，否则生产加工出来的PCB可能没有任何使用价值。本章最后还将介绍一些PCB设计的后处理技巧。13.1设计检查简介

PADSLayout设计检查(verifydesign)的精确度为0.00001 Mil，可以检查设计中的不同网络的间距、相同网络的间距、走线宽度、钻孔到钻孔的间距、元件到元件的间距、元件外框的间距、连通性、平面层和热焊盘，还有动态电性能检查(electro-dynamicchecking)。动态电性能检查一般是针对平行度(parallelism)、回路(loop)、延时(delay)、电容(capacitance)、阻抗(impedance)和长度等，主要应用在高速电路设计中。调用PADSLayout的设计检查功能，必须注意以下两点：

(1)一定要将PCB处于整板显示状态，因为PADSLayout系统在检查设计时，对没有显示在屏幕上的地方将不进行检查。

(2)只能检查当前层是否存在错误，所以对于多层板，需要切换当前层单独对每一层进行检查。注意：按组合键“Ctrl+B”，或者【View】→【Board】菜单命令，可以将整个电路板显示在PCB设计窗口的工作区。切换当前层的无模命令是“L<n>”，n为1，2，3，4，5，6…

PADSLayout系统作设计检查的依据是执行【Setup】→【DesignRules…】菜单命令后所调出的【Rules】对话框中所作的参数设置。在PCB设计窗口，执行【Tools】→【VerifyDesign…】菜单命令，这时调出如图13-1所示的【VerifyDesign】对话框。图13-1【VerifyDesign】对话框该对话框各项的含义如下。●Location(位置)列表框：用于显示检查到的错误的坐标位置。通过错误出现的坐标，设计者可以方便地找到出错的位置。● Explanation(说明)列表框：用于显示错误产生的原因，而且与Location(位置)列表框中的错误位置一一对应。●(ClearErrors)按钮：单击该按钮可以清除Location(位置)列表框和Explanation(说明)列表框中的信息。在每次检查之前，用户都可以先单击此按钮清除信息。● (DisablePanning)选项：如果不选中该项,只要用鼠标选中Location(位置)列表框中的任何一个错误，PADSLayout系统就会自动将这个错误的位置移动到PCB设计窗口的中心，从而达到自动定位每一个错误的目的。如果选中该项，那么PADSLayout系统就不能自动定位到出错的地方。● Clearance：检查安全间距。● Connectivity：检查连通性，包括短路和断路。● HighSpeed：检查设计中的高频特性。● Plane：检查设计中的平面层。● TestPoints：检查测试点。● Fabrication：检查生产加工时可能发生的错误。● LatiumDesignVerification：对工作区域中的可视范围进行设计规则检查(designrulechecking)。● WireBonds：进行WireBonds中的规则检查。在如图13-1所示的【VerifyDesign】对话框中选择了需要进行检查的类型后，单击按钮即可开始进行设计检查。检查发现的错误会在Location(位置)列表框和Explanation(说明)列表框中显示出来，共有11种出错标志，列述如下。●(Clearance)：安全间距出错。●(TestabilityandConnectivity)：可测性和连通性出错。●(HighSpeed)：高频特性出错。●(Fabrication)：装配出错。●(Minimum/MaximumLength)：最小或最大长度出错，这个错误标识只在BGA模式下出现。●(Assembly)：在区域中集合出错。●(DrilltoDrill)：钻孔重叠放置出错。●(Keepout)：违反组件隔离区放置规则。●(BoardOutline)：元件边框出错。●(MaximumAngle)：最大角度出错，只在BGA模式下出现。●(LatiumCheck)：局部检查出错。对PCB进行检查后，系统在每个出错的地方都标示出错符号，用户可以直接在图中看到出错的地方和原因。13.2安全间距检查电路板上有Component(元件)、Trace(走线)、Via(过孔)和Pad(焊盘)等设计对象，各个对象彼此之间都有各自的安全间距(clearance)。这个安全间距，既是保证电路电气性能(比如隔离度、串扰，等等)满足要求的需要，也是生产加工的需要。因为每个生产厂商都有自己的生产精度，如果在设计PCB时不同网络的两个过孔靠得太近，就有可能造成实际电路板上这两个过孔短路。打开【VerifyDesign】对话框，如图13-1所示，选择其中的项，然后单击按钮，就开始检查设计中的安全间距了。如果希望检查得更详细些，可以在单击按钮之前单击按钮，这样就会调出图13-2所示的【ClearanceCheckingSetup】对话框。该对话框中一些主要项的含义如下。● Nettoall：表示对电路板上的所有网络进行间距检查。● Boardoutline：表示对电路板上的边框和组件隔离区进行间距检查。● Offboardtext：选择该选项后，如果进行间距检查时发现电路板外有Text和Flag，则认为是间距错误。● Keepout：表示用组件隔离区的严格规则来检查隔离区的间距。● Samenet：表示对同一网络的对象也要进行间距检查。图13-2【ClearanceCheckingSetup】对话框● Drilltodrill：检查电路板上所有过孔的间距。● Tracewidth：检查走线的宽度是否在最小和最大宽度的限制之内。● Bodytobody：检查各元件的边框是否过近。同属于一个网络的各个对象(过孔、焊盘、导线等)之间也可以设置间距。在PADSLayout中，同一个网络有如下5种设置：●(Padedgetopadedge)：两个焊盘外沿的间距。●(Padedgetoinsidecorneroftrace)：焊盘外沿与引出线的第一个拐角之间的距离。●(SMDedgetopadedge)：SMD焊盘与过孔焊盘两者外沿之间的距离。●(SMDedgetoinsidecorneroftrace)：SMD焊盘外沿与引出线的第一个拐角之间的距离。●(Acuteanglebetweenpadandtrace)：焊盘与走线间的夹角。上述五种同一网络的检查依据是【ClearanceRules：DefaultRules】对话框中“SameNet”设置。当检查有错误出现时，必须排除，否则将会给设计带来严重的后果。在排除错误时可以关闭检查窗口，然后排除错误，也可以不关闭【VerifyDesign】对话框，而直接在该对话框中【Location】(位置)列表框单击每一个错误，系统将自动定位该错误，然后就可以排除错误，不过此时【VerifyDesign】对话框中的选项必须处于没有被选择状态。13.3连

通

性

检

查在布局阶段，元件之间的连接关系是通过鼠线(也称为飞线)指示的，布线完成之后，元件之间的连接关系就通过PCB上的导线(走线)来指示，鼠线消失。在多层线路板中，对于平面层的网络，连接在元件引脚上的鼠线并没有转化成走线，因此必须进行连通性(connectivity)检查。另外，连通性检查也可以找出那些应该走线而没有走线的地方。连通性检查除了检查网络的连通状况之外，还会对设计中的过孔焊盘进行检查，检查其钻孔尺寸是否比焊盘本身尺寸更大。按组合键“Ctrl+B”，将当前PCB设计为整板显示，再打开【VerifyDesign】对话框，如图13-1所示，选择选项，然后按按钮，PADSLayout系统就开始检查连通性。如果有错误，系统将会在设计中标示出来，如图13-3所示。单击【VerifyDesign】对话框中【Location】(位置)列表框的每一个错误信息，则系统将会在PCB窗口自动定位出错位置(选项必须处于没有选择状态)，然后逐一排除。图13-3连通性错误标示13.4高速检查在设计高频电子产品时，单纯的电子线路CAD绘图的概念和技巧不能适应高速电路的设计需要。在设计PCB之前，用户一般是通过计算机模拟仿真得出高速电路在保证性能的条件时所必须接受的规则约束，而在设计PCB时有些情况下必须关闭这些约束规则，所以在设计PCB的最后还必须对这些高速规则进行检查。PADSLayout对这些高速规则的检查称为动态电性能检查(electrodynamiccheck)，简称EDC。EDC提供了在PCB设计过程中或设计完成后对PCB的设计进行电气特性的检验和仿真功能，检查当前设计是否满足该高速电路的要求。执行【Tools】→【VerifyDesign…】菜单命令，调出【VerifyDesign】对话框。在该对话框中，选择按钮，然后单击按钮，调出如图13-4所示的【ElectrodynamicCheck】对话框。通过和按钮可以向TaskList列表中添加检查对象。对每一个对象可以检查以下8项内容。● CheckCapacitance：检查电容。● CheckImpedance：检查阻抗。● CheckParallelism：检查平行度。● CheckTandem：检查纵向平行度。● CheckLength：检查走线长度。● CheckDelay：检查延时。● CheckStubs：检查分支走线。● CheckLoops：检查菊花链是否有回路。如果单击图13-4所示的【ElectrodynamicCheck】对话框中的按钮，则调出如图13-5所示的【EDCParameters】对话框。在该对话框中，可以设置PCB的每一层的厚度、介电常数、绝缘层厚度等。图13-4【ElectrodynamicCheck】对话框图13-5【EDCParameters】对话框13.5平

面

层

检

查对于4层以上的电路板，电源层和地层在PADSLayout中称为平面层(plane)。平面层又分为CAMPlane或者Split/MixedPlane。如果将电源或地等网络分配在对应的平面层，那么对于这些网络的直插式元件引脚来说，系统会自动按层设置将这些引脚接入对应的层；对于这些网络的SMD元件引脚来说，需要从SMD引脚引出一段走线后通过过孔(via)连入对应的平面层。在进行平面层(plane)检查时，主要检查是否所有分配到某个平面层的网络都接入了该平面层。在CAMPlane中一般检查对应的元件引脚和过孔是否在此层有花孔，在Split/MixedPlane中一般检查Thermal(散热焊盘)的属性和连通性。执行【Tools】→【VerifyDesign…】菜单命令，调出【VerifyDesign】对话框。在该对话框中，选择按钮，然后单击按钮，调出如图13-6所示的【MixedPlaneSetup】对话框。该对话框有以下三个选项。● Checkingthermalconnectivityonly：仅仅检查散热焊盘的连通性。● Checkclearanceandconnectivity：全面检查Plane层的间距和连通性。● Samelayerconnectivity：同一层的连通性。至此，我们已经将设计PCB时常用的一些检查介绍完毕，另外的4种检查很少采用，如果读者需要深入了解其使用方法，可以阅读PADSLayout的在线帮助，本章不再作详细说明。图13-6【MixedPlaneSetup】对话框13.6PCB文件与OrCAD电路原理图的差异比较

PCB设计基本完成后，可能在ECO模式下对电路原理图做了些修改，但是并没有修改相应的OrCAD电路原理图，或者反过来，可能修改了OrCAD电路原理图，但是没有修改相应的PCB设计。检查出这种情况的基本思路是：使用OrCAD电路原理图生成网络表，然后在PADSLayout中导入这个网络表生成一个新的PCB设计文件(这个文件不需布局，也不需布线)，再比较这个新的PCB设计文件与原始的PCB设计文件的差异。为了便于叙述下面的例子，把有待检查的PCB设计文件命名为OriginalPCB.pcb，把与之相对应的OrCAD电路原理图文件命名为OriginalSch.dsn，在本书所附光盘资料中都能找到这两个文件。下面举例说明如何比较它们的差异。操作实例：PCB文件与OrCAD电路原理图的差异比较

(1)首先把OriginalPCB.pcb文件中所有的PartType和PCBDecal存入某个元件库。在PADSLayout中打开OriginalPCB.pcb，调出【DisplayColorsSetup】对话框，只显示“Top”层，并且在下拉列表中将当前层改为Top层。在光标处于选择状态时，执行鼠标右键菜单命令【SelectComponents】，再按组合键“Ctrl+A”。在选中了“Top”层所有的元件后，执行鼠标右键菜单命令【SavetoLibrary…】，调出如图13-7所示的【SavePartTypesandDecalstoLibrary】对话框。在该对话框中，选择所有的PartType和PCBDecal，并且把它们存放的路径和元件库指定为“C:\MentorGraphics\2007PADS\SDD_HOME\Libraries\usr”，然后单击“OK”按钮关闭该对话框。这样就把OriginalPCB.pcb文件“Top”层所有的PartType和PCBDecal都存入了PADS系统自带的元件库usr(也可以使用用户新建的元件库)。按照上述步骤，还需要把OriginalPCB.pcb文件“Bottom”层所有的PartType和PCBDecal都存入了PADS系统自带的元件库usr。在这些操作期间，会调出如图13-8所示的确认对话框，单击“是”或“否”都可以，因为“Top”层和“Bottom”层确实有一些相同的PartType和PCBDecal。图13-7【SavePartTypesandDecalstoLibrary】对话框图13-8确认对话框

(2)在OrCAD中打开OriginalSch.dsn，生成该电路原理图的网络表文件123.asc(用户也可以采用其他的文件名，但一定要是PADSLayout接受的网络表格式)。

(3)在桌面上单击“PADSLayout”图标，新建一个PCB设计文件，然后执行【File】→【Library…】菜单命令，调出【LibraryManager】对话框。在这个对话框中，把上述第(1)步指定的元件库usr添加到【Library】下拉列表中。这样，导入网络表时就能利用这个库中的PartType和PCBDecal了。

(4)执行【File】→【Import…】菜单命令，调出【FileImport】对话框，选择刚刚生成的网络表文件123.asc。

(5)关闭【FileImport】对话框后，如果电路原理图和元件库中的元件都没有错，在如图13-9所示的文档中就不会有错误信息；如果有错误，就会出现类似图13-9所示的出错记录。图13-9导入网络表时的出错记录不能在PADSLayout的元件库中找到网络表中指定的元件类型“3JUMP”如图13-9所示的出错记录表明，不能在PADSLayout的元件库中找到网络表中指定的元件J4和J5的元件类型“3JUMP”。也就是说明，OrCAD电路原理图中“PCBFootprint”属性为“3JUMP”的元件，与PCB文件中实际使用的PCBDecal不同。在OrCAD中打开OriginalSch.dsn，找到元件J4和J5，将它们的PCBFootprint改为“3JUMPWEI”。这是因为在OriginalPCB.pcb文件中，这两个元件实际使用的元件类型为“3JUMPWEI”。重新生成OriginalSch.dsn电路原理图的网络表文件123.asc。这里实际上已经介绍了比较原始的电路原理图文件中的PCB封装与原始的PCB文件中的封装是否一致的方法。

(6)在上述第(3)步新建的PCB文件的PCB设计窗口，单击主工具栏上的“ECOToolbar”按钮，进入ECO工作模式，然后选中所有的元件，单击“Delete”键全部删除。

(7)导入重新生成的网络表文件123.asc，没有显示任何错误，这样就生成了用于比较的新PCB文件，将它保存为default.pcb，关闭default.pcb文件。

(8)在OriginalPCB.pcb文件的PCB设计窗口，执行【Tools】→【Compare/ECO…】菜单命令，调出【Compare/ECOTools】对话框，如图13-10所示。图13-10【Compare/ECOTools】对话框注意：①在这个对话框的【Documents】标签页中，【OriginalDesigntoCompareandUpdate】组合框指定用于比较和更新的原始文件，比如这里应该指定为OriginalPCB.pcb；【NewDesignwithChanges】组合框指定更改了的新文件，比如这里应该指定为上述第(7)步保存的default.pcb。只能用【NewDesignwithChanges】组合框指定的新文件去更新原始文件，用户要执行Update操作时，必须注意这一点。

②原始文件与新文件不能同名。

(9)在这个对话框的【Documents】标签页中指定用于比较的原始文件和新文件，并且选中以下这两项。

①：产生两个文件的差异报表，报表文件被命名为Layout.rep并被保存在安装目录下的“\PADSProjects”文件夹中。

②：产生新文件更新原始文件的更改记录。

(10)切换到【Compare/ECOTools】对话框的【Comparison】标签页，如图13-11所示。图13-11【Comparison】标签页在该标签页中，简单解释两个最常用的部分：

①设计特性的比较。● CompareonlyECORegisteredParts：仅仅比较ECO注册元件。● CompareonlyECORegisteredAttributes：仅仅比较ECO注册属性。● ComparePartDecals：比较PartDecals。● ComparePartPlacement：比较元件布局(如果只是比较两个PCB文件的网络表的差异，那就没有必要选中这一项)。● CompareNetScheduling：比较内容包括软件ePlanner产生的NetScheduling。

②PCB设计文件中各个对象名称的比较。● CompareNetNamesandReferenceDesignators.RenameasNecessary：比较网络名和元件编号的差异。如果要求更新，那么重新命名。对于已经完成的布线，最好做最小的改动，所以可能导致元件交换。比如，将R1重新命名为R12，R12重新命名为R1。● CompareNetNamesandReferenceDesignators.PrefertoAddorDeletePartsInsteadofRenaming：比较网络名和元件编号的差异。如果要求更新，可以不采用重新命名的方法，而是采用增加或删除元件的方法。尽量少交换元件位置，尽量减少设计瓦解的可能。● CompareConnectivityandTopology(notnames).RenameasNecessary：不用网络名和元件编号比较差异，而是用引脚名、元件类型等比较差异，也就是只比较两个文件在电路拓扑结构上的异同。这适用于设计过程中更改过网络名、元件编号等，比如执行过重新编号这样的自动操作。

(11)在【Comparison】标签页中，选中“CompareonlyECORegisteredParts”选项和“CompareNetNamesandReferenceDesignators.RenameasNecessary”选项。

(12)切换到【Compare/ECOTools】对话框的【Update】标签页，如图13-12所示。图13-12【Update】标签页

(13)不要选中“UpdateOriginalDesign”选项，然后单击按钮，执行比较操作。在比较过程中，系统会调出如图13-13所示的状态信息。状态信息表明，这两个文件的网络表有差异。

(14)单击如图13-13所示的状态信息对话框中的按钮，调出3个记事本文件，其中一个详细记录了原始文件和新文件的差异，如图13-14所示。如图13-14所示的信息表明：新文件有一个元件R7，而原始文件没有，原始文件有一个元件R1，而新文件没有，原始文件的网络+12 V、ANI0-23、N15218918与新文件的网络5FROMJACK、N14992676不匹配，等等。图13-13比较过程中的状态显示信息图13-14原始文件与新文件的差异报表根据如图13-14所示的这些信息，再仔细查看OriginalPCB.pcb和OriginalSch.dsn，它们确实存在这些差异，读者可以考虑到底是OrCAD电路原理图正确还是PCB设计文件正确，然后作出手工修改。

(15)为了示范，这里采用新文件更新原始文件，操作为：切换到【Compare/ECOTools】对话框的【Update】标签页，如图13-12所示，选中“UpdateOriginalDesign”选项，然后单击按钮。这样根据新文件的内容，系统就会把原始文件多余的元件和网络删除，增加原始文件没有的元件和网络。13.7PCB设计的后处理操作在PCB设计完成后，可以做以下几种后处理工作。

1．统计报表如果用户想知道某个PCB设计文件中的这些情况：PartType的数量，PCBDecal的数量，过孔的数量，信号网络的数量等，那么最好使用PADSLayout的统计报表功能。操作实例：生成PCB统计报表

(1)打开PCB文件，在PCB设计窗口执行【File】→【Reports…】菜单命令，调出【Reports】对话框，如图13-15所示。图13-15【Reports】对话框

(2)选中“SelectReportFilesforOutput”列表框中的“Statistics”项，然后单击“Apply”按钮，生成如图13-16所示的报表。

(3)选中【SelectReportFilesforOutput】列表框中的“PartsList2”项，然后单击“Apply”按钮，生成如图13-17所示的报表。图13-16统计结果图13-17以元件类型为关键索引的元件列表

2．版本转换通常，低版本的文件可以在高版本的软件中打开。为了在低版本的软件中打开高版本的PCB文件，PADSLayout2007软件具有版本转换功能，这样就方便了PCB工程师之间的交流。操作实例：生成低版本的PCB设计文件

(1)打开PCB文件，在PCB