模拟集成电路设计 课件 第9章 时钟信号产生电路

1

第9章时钟信号产生电路

（ClockSignalGenerator）

29.1时钟信号的应用场合9.2环型振荡电路（RingOscillator）9.3RC环型振荡电路9.4窗口比较式CMOS振荡器9.5振荡电路的性能参数9.6锁相环（PLL:PhaseLockedLoop）9.7延迟锁相环（DLL:Delay-LockedLoop）

第9章时钟信号产生电路3

9.1时钟信号的应用场合高速数字电路的工作时钟信号：~数GHz，用于CPU，GPU，MCU，DSP，FPGA，···RF电路中的载波信号~数GHz，用于混频器等本地工作时钟信号（用于含控制开关的电路）：数百KHz~数十MHz，用于本地工作时钟信号，DC-DC开关变换器，电荷泵电路，ADC/DAC，LCD驱动电路，开关电容电路，···其它4

CMOS时钟信号产生电路的类别环型振荡电路(~数百KHz)RC环型振荡电路(~数MHz)PLL(PhaseLockedLoop，~数GHz)压控振荡电路(VCO:VoltageControlledOscillator,~数GHz,主要用于PLL)LC振荡电路(~数GHz，射频领域应用)5

9.2环型振荡电路(RingOscillator)

环型振荡电路的构成和动作原理下级反相器的等效输入电容，与Rp和Rn一起产生时延6

负荷电容CL的充放电产生延迟时间

9.2环型振荡电路(RingOscillator)7

环型振荡器的波形振荡频率fosc=1/6TD

9.2环型振荡电路(RingOscillator)8

由于环型振荡器的振荡频率是由各个反相器的累积延迟时间决定的，振荡频率和占空比很容易受PVT的影响。另外，电路完成后无法从外部调节振荡频率。为了实现对振荡频率的灵活调节，下面引入RC振荡器。

上述环型振荡器存在的问题

9.2环型振荡电路(RingOscillator)9

9.3RC振荡电路OSCE=0：

OSCOUT=0，电路处于锁定状态，不振荡（休眠状态）

OSCE=1：电路振荡，改变R或C的值，可调节振荡频率外接电阻使能信号内置电容C：通常用MIM电容或CMOS电容实现，要求精度高，通常为数pF级10

RC振荡电路的充放电回路随着充放电的进行，d1电位发生变化，导致INV1翻转以及输出信号翻转。11

RC振荡电路的充放电波形d1d2d3d4d5d6充电过程放电过程12

RC振荡电路存在的问题可能实现的最高频率限制（~数百KHz）由于fosc∝1/RC，为了提高fosc，必须减小内部电容C或外接电阻R，但如果电容C太小，寄生电容的影响将变的非常显著，fosc的精度降低，通常取C=数pF。如果R太小，消耗电流增加。fosc受PVT（电源电压、温度以及工艺）的影响充放电电流大小的变化引起fosc发生变化。占空比不易控制由充放电电流大小不对称引起的。13

9.4窗口比较式CMOS振荡器（1）14

9.4窗口比较式CMOS振荡器（1）1）当Vc<VINL时，Comp2输出高电平，Comp1输出低电平，经触发器和反相器后输出端输出低电平，此时MP0导通，MN0关断，VDD→MP0→C0支路导通给C0充电，直到Vc>VINH时充电停止。2）当Vc>VINH时，Comp1输出高电平，输出端变为高电平，此时MP0截至，MN0导通，则C0→MN0→GND支路导通让C0放电,从而Vc减小，直至Vc<VINL时放电停止。3）然后，开始下一个周期的充放电，从而形成周期性的振荡输出。

窗口比较式CMOS振荡器的动作原理15

9.4窗口比较式CMOS振荡器（1）fosc∝I/(C0×△V)，其中，I是充放电电流，C0是电容，△V=VINH-VINL16

9.4窗口比较式CMOS振荡器（1）使能开关控制开关控制开关使能开关使能开关产生电容充放电电流的电路17

9.4窗口比较式CMOS振荡器（1）为了提高振荡频率fosc的精度，可采用Cascode电流镜实现恒流源充放电；可通过调节电容（通常采用CMOS电容）的大小，或调节充放电电流的大小，调节fosc，fosc可达到数MHz；fosc受电源电压、温度以及工艺的影响小；振荡频率fosc的精度主要受比较器的精度（增益大小和offset电压）影响。

18

9.4窗口比较式CMOS振荡器（2）19

9.5振荡电路的性能参数振荡频率调节范围：是否满足设计要求？振荡频率精度：电源电压和温度的变化以及工艺误差所引起的振荡频率误差，要求误差小于±?%，通常用jitter（抖动）表示占空比：理想值=50%消耗电流：VDD和fosc愈大，消耗电流愈大，同时与具体电路结构有关PAD寄生电容的影响：尤其是外接电阻的RC振荡器，导致振荡频率偏离设计值，同时消耗电流增大电路正常工作时所需的最低电源电压：电源电压范围20

9.6锁相环(PLL:PhaseLockedLoop)参考文献：BehzadRazavi，DesignofCMOSphase-lockedloops(2020)DeanBanerjee，PLLPerformance,SimulationandDesign，4thEdition（2006）21锁相环的应用领域：CPU，GPU，MCU，DSP，FPGA等高速数字电路的工作时钟信号RF电路中的载波信号，即本地振荡信号（频率合成器），用于实现混频（Mixer）-调制、解调光纤接收器：串行数据通信（时钟恢复）LVDS发送器：时钟信号

9.6锁相环(PLL:PhaseLockedLoop)22ApplicationofPLL:ClockgeneratorinVLSICurrentVLSIhasatleastonePLLtogenerateinternalclocks.23ApplicationofPLL:Clockreconstruction

Digitalrecordingsystemanddigitalnetworksystemneedclockreconstructionfromdigitaldata.（串行数据传输只传输数据，需要在接收端利用PLL恢复时钟信号）Transferreddata24

ApplicationofPLL:AccuratefrequencysynthesisWirelesssystemneedsaccurateandarbitralfrequencygeneration.

DMD:Dual-ModulusDivider，双模分频器

分数分频器:

合成频率可为基准频率的非整数倍，即fvco=fref×(N+k/M)，其中k和M都是整数。M表示分数分频器能提供的分频数量，通常称为“分频系数”或“分母”，k是0到M之间的任意数。非整数值N+k/M通常写作N.F，这里的圆点代表小数点，N和F分别代表该数字的整数和小数部分。25W-CDMA手机的RF电路部分框图(1.8~2.4GHz)锁相环的应用领域26

PLL的应用频率乘法器（FrequencyMultiplier）或频率合成器（FrequencySynthesizer），可得到高于输入信号频率的稳定时钟信号。

可编程控制27

PLL的应用消除数字电路中的时钟偏斜（skew）28

PLL的构成PhaseDetectorPFDCharge-PumpLoopfilterVCODivider(1/N)基准频率信号(fr)反馈信号(fp)输出信号(f0=N×fr)UpDownLPFVcVoltageControlledOscillatorLOCK锁定检出信号（来自石英振荡器）29

PLL的分类根据PLL的实现方法分类：1、AnalogPLLPD用模拟乘法器实现，VCO用谐波振荡器（HarmonicOscillator）或迟滞振荡器（RelaxationOscillator）实现。2、HybridPLLPD用EXOR或其他数字电路实现，VCO用迟滞振荡器实现，LPF用无源或有源模拟滤波器实现。3、DigitalPLL

所有的环路元件都由数字电路或者软件实现。根据PD/PFD的分类：1、Type1PLL:PD（鉴相器）2、Type2PLL:PFD（鉴频鉴相器）30

鉴相器PD:PhaseDetectorPhaseDetector基准频率信号(fr)反馈信号(fp)UpDown31

PhaseDetector电路例32

PFD(PhaseandFrequencyDetector)电路例

UPsignal:positivephasedifferenceDOWNsignal:negativephasedifferenceTypeⅡPLL：采用PFD（鉴频鉴相器）33

PFD(PhaseandFrequencyDetector)电路例TypeⅡ

PLL：usePFD，鉴频鉴相器频率相同频率不同Up和Down信号的脉冲宽度之差，不仅与两个输入信号之间的相位差有关，还与它们的频率之差成比例关系。因此，利用鉴频鉴相器可以同时检测两个输入信号的频率和相位差。34

电荷泵CP:Charge-Pump

电荷泵的作用是，将鉴相器（或鉴频鉴相器）的输出脉冲信号（Up和Down）转换为相应的充放电电流或电压信号VCP。

输出电压VCP的变化量ΔV=(Ic/C)ΔT，其中Ic为充电或放电电流，ΔT为充电或放电时间，ΔT由Up和Down信号的脉冲宽度决定。因此，电荷泵的输出电压VCP的变化量与Up和Down信号的脉冲宽度成比例关系。35

LPF（低通滤波器）1阶滤波器2阶滤波器3阶滤波器低通滤波器的作用：1）滤除掉PD输出信号中的高频成分，只保留低频成分2）进行相位补偿（产生零点），使系统稳定36ChargePump+LPF37

WaveformsinPLLsystem

LPFoutputisaintegrationofphasedifference.锁相环的锁定过程38

VCO：VoltageControlledOscillatorVCO：根据输入电压产生一个稳定频率的输出信号。在理想情况下，输出信号的频率与控制电压成线性关系。39

InverterRingOscillatorVCOVcont变化→反相器的寄生电容充放电电流变化→振荡频率fVCO变化

（由奇数个电流饥饿型延迟单元构成的环形振荡器）40PLL的频域特性和稳定性与运算放大器相似，PLL是一个负反馈系统。运算放大器的输入输出都是电压信号，而PLL的输入输出信号都是相位信号或者频率信号。PLL可以根据输入频率产生一个固定的输出频率，当负反馈为单位负反馈时，输出信号的频率精确等于输入信号频率。需要考察PLL的稳定性（小信号模型）以及频域相位噪声（时域为jitter）。41PLL的频域特性和稳定性一阶低通滤波器42PLL的频域特性和稳定性闭环传递函数：固有频率阻尼因子根据阻尼因子ζ的大小不同，该锁相环的阶跃响应可分为过阻尼、临界阻尼或欠阻尼三种情况，其中临界阻尼时ζ=为了避免输出端出现“振铃”现象，一般情况下，取ζ=~1，使系统的阶跃响应为过阻尼。

43

PLL的性能参数PLL的性能参数：相位噪声（Phasenoise）：相位噪声的能量谱密度L(f)的定义：在偏离中心频率fm处的1Hz带宽内的能量与中心频率f0处的载波能量的比值，其单位为dBc/Hz。jitter（抖动）是在时域描述相位噪声的量。f0:振荡器的中心频率（理想PLL的频谱）

对于理想的PLL，其频谱是只在f0处存在一条谱线，而实际PLL的频谱在f0的两边还有“边带（Sideband）”。44

PLL的性能参数45

PLL的性能参数

PLL的性能参数：时间抖动（jitter），是在时域描述相位噪声的量。

其中f1和f2为相位噪声L(f)存在（或所关心）的频率范围。

在数据传输和采集系统中，PLL输出时钟信号的时间抖动，有可能导致错误的采样数据，从而降低数据传输和采集系统的精度。46

PLL的性能参数

PLL的性能参数：时间抖动（jitter），是在时域描述相位噪声的量。47

PLL的性能参数

PLL的性能参数：锁定时间（Locktime），从输入信号的频率发生跳变开始，PLL的输出信号稳定到相应频率所需要的时间（或相位误差减小到允许范围内所需要的时间）。

锁定时间越短，PLL的频率合成能力越强，这在现代多制式移动通信中非常重要。因为在这种多制式通信系统中，要求PLL的输出信号在给定的时间内频繁地在多个频率点之间跳变。另外，频率跳变的步长取决于PLL的最大频率跳变能力，锁定时间越短，跳变能力越强。PLL的锁定时间可以用2π/ωn来估算，即锁相环的锁定时间反比于其固有频率。由式（9.12）可以看出，增大压控振荡器的增益或者增大LPF的带宽都能提高固有频率ωn，从而减小锁定时间。48

9.7延迟锁相环DLL:Delay-LockedLoop49

9.7延迟锁相环DLL:Delay-LockedLoop

为了得到一组相同频率的时钟信号，但每个信号的延时是一个确定的值，此时可以用DLL实现。应用场合如数据串-并转换时钟，TDC电路等。50

DLL的构成DLL不需要采用VCO，因为它不需要产生新的频率信号，只需要采用压控延迟线（VCDL：Voltage-ControlledDelayLine）51

DLL的构成DLL的结构框图DLL中的负反馈使得通过延迟线的总延迟等于一个输入信号周期。因为各延迟单元理论上是完全对称的，所以相当于一个输入信号周期被等分为n个等相位“包”，这里n表示延迟线上延迟单元的数量。52

鉴相器PD的电路例53

LPF=Charge-Pump+Loopfilter54

VCDL：Voltage-ControlledDelayLine

延迟单元由4级反相器组成。输入端和输出端附近的反相器用于波形整形。中间的两级反相器（电流饥饿型延迟单元）的延迟通过Vcont电压控制M1，M2，M3，M4中的电流大小进行调节。55

控制电压和延迟时间之间的关系

控制电压从0V~1.8V变化，相应的延迟时间变化范围是220ps~670ps（需要取中间的线性段作为工作区域）。

VcontDelaytime56

DLL的设计实例fclk=50MHz(Tclk=20ns)，20个延迟单元，ΔT=20ns

/20=1ns57

DLL的设计实例电荷泵电路电荷泵的匹配特性（充电电流和放电电流的对称性）58

DLL的设计实例不同工艺角下延时单元的延时随Vc电压的变化59

DLL的设计实例延时单元的充电电流随时间的变化（从DLL启动到锁定的过程）控制电压随时间的变化（从DLL启动到锁定的过程）60

DLL的设计实例fclk=50MHz时延迟锁相环锁定时的仿真结果61

DLL的设计实例延迟锁相环锁定时部分时钟信号的仿真结果62全数字DLL设计模拟DLL具有较好的时钟抖动特性，但是具有功耗和电路面积大、锁定时间长（容易发生失锁）的缺点，同时易受电源扰动和工艺、电压和温度等因素的影响；数字DLL具有易锁定、功耗和电路面积小等优势，但时钟抖动特性较模拟DLL差。数字DLL由鉴相器（PhaseDetector，PD）、数字控制延时链（DigitallyControlledDelayLine，DCDL）和控制器组成。根据控制器的不同，数字DLL可分为四种类型：基于寄存器控制的DLL（Register-controlledDLL）基于TDC控制的DLL（TDC-basedDLL）基于计数器控制的DLL（Counter-controlledDLL）基于逐次逼近（SAR）控制的DLL（SAR-controlledDLL）63全数字DLL设计数字延迟锁相环的电路结构

如果输入时钟CLKin与反馈时钟CLKout之间存在相位差，则鉴相器产生相应的Up或Down信号，控制器根据鉴相器的输出信号，调节数控延迟线中的延时单元数量，从而调节数控延迟线的总延时，直到输入时钟与反馈时钟的相位差足够小（鉴相器无法区别）时，电路进入锁定状态。64全数字DLL设计采用逐次逼近（SAR）控制的DLL结构*ErkanBayram,etc.,1.5–3.3GHz,0.0077mm2,7mWAll-DigitalDelay-LockedLoopwithDead-ZoneFreePhaseDetectorin0.13µmCMOS,IEEETransactionsonCircuitsandSystems–I:Regularpapers,Vol.65,No.1,pp.39-50,JAN.201865全数字DLL设计采用逐次逼近（SAR）控制的DLL工作原理该数字DLL总体上可分为两个部分：慢延迟部分（CoarseDelayUnit，CDU）和快延迟部分（FineDelayUnit，FDU），这两个部分分别组成两个控制环路。慢延迟单元由D触发器（DFlip-Flop，DFF）、时钟分频器