12高速电路设计基础

高速电路设计基础沈剑青2009.5.3目录阻抗和阻抗匹配高速线差分线高速PCB板材简介高速电路电源滤波高速电路的定义狭义的高速数字电路仅仅指工作频率不低于30MHz的标准数字电路广义的高速数字信号由信号的边沿速度决定，一般认为上升时间小于4倍信号传输延迟时就可视为高速信号如果数字信号10%～90%的上升时间为tr，那么信号的有效带宽BW为：1ns上升时间的信号带宽350Mhz高速信号的分析都用波的理论来进行分析问：ADSL在电话线上发出1MHz的调制信号是否是高速信号？信号完整性SI，SignalIntegrity，即信号完整性，研究如何保证信号的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性广义的信号完整性还包括：反射、振铃、地弹、串扰及不产生超标的电磁辐射（EMI问题）SI问题源于电路开关速度的提高，2000年后越来越多的芯片工作在100MHz的频率以上，200MHz的DDR内存也广泛应用，信号的边沿越来越陡（已达到ps级），高速器件性能增加，PCB布线密度提高使信号完整性问题越来越严重阻抗什么是阻抗？阻抗不是电阻，有很多种解释，简单地说就是单位长度传输线分布电感与电容之比的平方根PCB走线越粗，阻抗越低，走线越靠近地平面，阻抗越低相速度Vp是波在PCB走线上的行进速度FR4板材介电常数为4.5，聚四氟乙烯介电常数2.55，罗杰斯介电常数3～10波在FR4板材表层走线的相速度为1.6X108m/s，约为光速的一半，内层走线慢

反射反射系数其中没有反射发生时，反射系数＝0；开路反射系数＝1；短路反射系数＝-1，发生了全反射。端接（terminal),也称匹配。按照匹配位置有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配反射的危害如果信号传输过程中感受到阻抗的变化，就会发生信号的反射。根据反射系数的公式，当信号感受到阻抗变小，就会发生负反射，反射的负电压会使信号产生下冲。信号在驱动端和远端负载之间多次反射，其结果就是信号振铃避免反射的最佳办法就是阻抗匹配和保持走线阻抗连续端接匹配源端不匹配，终端匹配：终端反射系数为0，电磁波到达终端后被负载完全吸收，没有反射源端匹配，终端不匹配，源端反射系数为0，终端有反射，电磁波在到达终端后有部分能量反射回源端，被源端串联电阻完全吸收源端和终端都不匹配，源端和终端的反射系数都不为0，电磁能量无论在终端还是源端都不能被完全吸收，发生多次反射，引发一系列SI、EMI问题常用端接RC匹配终端，RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理串联电阻匹配能够减少驱动器的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路，优势还在于可以减少板上器件的使用数量和连线密度端接效果1为未加端接前信号驱动端与负载端的波形，2为使用50Ω串行端接信号波形，3为使用戴维宁端接（上下拉电阻100Ω）后的信号波形，4为使用简单的并行端接（下拉电阻50Ω）后的信号波形，5所指的波形为使用并行AC端接（下拉电阻50Ω，电容0.1uF）后的信号波形多负载端接多负载端接，优先采用星形拓扑，在每个负载的分支上加入匹配电阻，多用于低成本的时钟、总线上，要求高的场合用时钟驱动器问题：是不是只要有了良好的阻抗匹配，高速波形传输就不会变形？如果发生变化，波形会怎样变化？目录阻抗和阻抗匹配高速线差分线高速电路电源滤波回流信号回流（Returncurrent）：指伴随信号传播的返回电流。信号回流的途径是多方面的：参考平面，相邻的走线，介质，甚至空气都可能成为它选择的通道，究竟哪个占主要地位归根结底看它们和信号走线的耦合程度。图2－9点到多点不等长的时钟拓扑低频信号的回流走最小电阻路径高频信号的回流走最小电感路径高速信号的回流电感最小的路径在走线的正下方，垂直下方电流密度最大，向两侧不断减小PCB叠层电源平面紧贴地平面。信号层和参考平面层靠近，保证信号和回流组成的最小面积，重要信号应该以地平面作参考平面。保证电源与地层阻抗最低。高速信号线在换层时，会出现过孔等阻抗不连续点，应加地过孔或加旁路电容。信号不要跨越参考平面分割带，以防止回流路径绕行PCB叠层的原则简单，但是实际运用要根据电路特点和利弊权衡来进行，叠层厚度的取舍也要根据实际情况进行问题：下面两个PCB叠层各有什么特点？串扰串扰是指信号在传输线上传播，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。这种干扰是由于两条信号线之间的耦合,即信号线之间的互感和互容耦合引起的。耦合的原因两个电路中的导体，但它们靠得比较近且有电位差的时候，它们的电场会对对方发生感应，相互作用，相互影响，这称为电场耦合。两个导体电场的耦合程度取决于导体的形状、尺寸、相互位置和周围介质的性质，也就是导体间的分布电容。感应电压是源电压、频率、导体几何形状和电路阻抗的函数。噪声电压产生于接收器与地之间，干扰以位于接收器和地之间的并联电流源形式存在电容耦合示意图电感性耦合当变化的电流产生磁通时，使源电路与另一电路（敏感电路）链环，结果出现磁感应（感性）耦合感应电流是原电流、频率、导体几何形状和电路阻抗的函数。当电流在电路1中流动时，在电路2中产生磁通，使电路1和2之间存在互感M12。噪声电压产生于与接收器串联的导线中，干扰以串联于接收器中的电压源形式存在电感耦合示意串扰的抑制线路阻抗匹配能够解决部分串扰问题增加串扰线的间距，经验法则：间距>两倍线宽，再增加间距也没有用了串扰的侵害线与被侵害线对地紧耦合能够减轻串扰目录阻抗和阻抗匹配高速线差分线高速电路电源滤波差分线差分线对：平行等长走线，一对耦合的传输线分别传送互补的两个信号抗干扰能力强，EMI电磁辐射小以电流模式传送，对共模电压偏移不是很敏感需要两倍的信号线差分信号在高速电路中使用越来越广泛差分线特点差分对传输线要保持稳定的差分阻抗，线宽不能突变，尽量避免过孔差分阻抗是由差分线对地阻抗和差分线侧边耦合阻抗共同决定，其中差分线对地阻抗是决定差分线阻抗的主要分量差分对中每根线的时延相同，每根线经过的路径要相同，尽量避免不对称，实在避免不了过孔，最好成对打孔差分对的两线间可以是松耦合（侧边耦合弱），可以是紧耦合，紧耦合抗共模干扰能力强，松耦合高频传输能力强。问题：差分对传输线阻抗100欧，如何改善高频信号的传输质量？增加差分对的线宽，减小趋肤效应造成的高频损耗，但同时带来差分阻抗降低的问题，增加差分线到参考面的距离，维持阻抗不变差分对的等长设计差分驱动器+、-跳变时的错位会使差分信号失真差分对两条线的长度时延差不同导致错位其它不对称的因素也会引起差分信号失真经验法则：差分对延时错位控制在上升时间的20%以内，越小越好，保守值取5%例：1G信号上升时间为150ps，则150psX5%=7.5ps，一般1ps对应的延迟线长为6mil，则差分对允许长度偏差为7.5psX6=45mil不同的延迟错位对差分信号的影响差分对布线结论差分对布线等长优先，直接决定信号的偏斜（Skew）差分对布线对参考面的阻抗是差分阻抗的主要组成部分，差分对侧边耦合是差分阻抗的次要组成部分当差分对的布线对称性，即线对平行走在一起和布线等长冲突时，优先保证等长，不得已可以让小段的差分线分开走线差分信号常用的差分信号标准主要有LVDS、PECL、LVPECL、CMLLVDS主要用于普通高速场合，功耗低PECL是5V的射极耦合标准，现在已经不常用LVPECL主要用于时钟，低抖动，强驱动CML主要用于超高速互连差分信号的典型应用场合：LVDS简介LVDS-LowVoltageDifferentialSignal，低压差分信号低功耗，较高的数据传输速率发送器差分输出阻抗100欧，无需外加电阻接收器差分输入阻抗100欧，一般内带阻抗匹配电阻，无内部偏置电阻，使用发射器的直流偏置电路可直接直流耦合，交流耦合需要外加直流偏置电阻低EMI，对噪声不敏感目前能支持高达3Gbps的数据率LVDS信号特征LVDS输出信号特征LVDS输入信号特征LVDS等效电路LVDS输入信号幅度0.2Vp-pLVDS输出信号幅度0.7Vp-pLVPECL信号简介ECL－EmitterCoupleLogic，射极耦合逻辑，1960由motorola提出，采用-5V供电PECL－Positive(orPseudo)ECL，正(伪)ECL逻辑，采用+5V供电LVPECL－LowVoltagePECL，低压PECL逻辑，采用+3.3V供电其它非标LVPECL－一般在FPGA的I/O中支持，采用+3.3V、+2.5V或+1.8V供电输出采用发射极输出结构，输出内阻很低，典型值为4-5Ω，带负载能力很强对噪声不敏感，低EMI功耗大，差分驱动电流16mA，差分摆幅1600mV，用多消耗功率的代价换来高速度，速度能够到10G广泛应用于时钟驱动、时钟分配等抖动高要求场合LVPECL输入/输出结构3.3V供电，发射极开路输出需要外接50欧姆直流偏置电阻输出电压摆幅1.6Vp-p输入一般不带直流偏置电路，需外接输入无阻抗匹配电路，需外接输入电压摆幅1.6Vp-pLVPECL的互连LVPECL直流耦合互连LVPECL交流耦合互连CML简介CML-CurrentModeLogic，电流模式逻辑没有统一的官方标准，各元器件厂商自主开发，参考ECL，I2L(Injectioncurrentlogic)和CCSL(Compatiblecurrent-sinkinglogic)等电平标准发展起来，各厂家CML器件电特性参数不同CML是事实上的超高速互连标准，PCIe、SATA等都采用CML进行互连CML特征完全工作在电流驱动模式下，不需要对输入、输出提供偏置，互连简单CML是点到点高速接口,传输串行数据速率可达10G,在高速SerDes器件中得到广泛应用MUX/DEMUX复用解复用、XFP输入输出都使用的是CML接口标准目前的40G光器件SFI-5接口也使用CML标准CML终端匹配极其简单，DC耦合无需外接电阻，AC耦合只需接两个隔直电容差分驱动电流为8mA，差分摆幅800mVCML接口等效电路输入与输出接口都自带直流偏置和匹配电阻(不用外接)可以直接直流耦合或者交流耦合CML互连由于输出内带匹配电路，输入内带偏置电路，直流耦合和交流耦合直接连接即可差分信号互连总原则接收器没有自带匹配情况下，要外加匹配（LVPECL输入）接收器没有自带直流偏置情况下，要外加直流偏置（LVPECL、LVDS）驱动器没有直流工作回路时，要外加直流回路（LVPECL）驱动器、接收器的直流偏置点不同时，必需采用交流耦合隔直（LVPECL－LVDS，LVPECL－CML）驱动器的摆幅超过接收器摆幅时，必需串联电阻进行幅度衰减（LVPECL－LVDS，LVPECL－CML）LVPECL到LVDS的AC耦合互连特征：LVPECL输出加电阻，串联衰减，交流耦合，LVDS输入偏置LVPECL、LVDS单端信号特征：CML到LVDS的互连特征：CML输出不用加电阻，串联衰减，交流耦合，LVDS输入偏置LVPECL到CML互连特征：LVPECL输出加电阻，串联衰减，交流耦合，CML输入不加偏置CML到LVPECL的互连特征：CML输出不用加电阻，不衰减，交流耦合，LVPECL输入偏置加匹配目录阻抗和阻抗匹配高速线差分线高速PCB板材简介高速电路电源滤波ZTE常用的三种高速PCB板材普通FR4板材性能：介电常数4.2~4.5，损耗正切角，剥离强度1.8N/mm，最高工作频率10GhzRO3003：PTFE聚四氟乙烯板材，介电常数3.0，损耗正切角0.0013，剥离强度3.1N/mm，最高工作频率40GhzRO4350：非PTFE板材，介电常数3.48，损耗正切角0.0037，剥离强度1.05N/mm，最高工作频率10GhzRF35A2：PTFE板材，介电常数3.5，损耗正切角0.0015，剥离强度2.1N/mm，最高工作频率20Ghz不同板材特性比较PTFE和传统板材特性对比目录阻抗和阻抗匹配高速线差分线高速电路电源滤波电源完整性电源完整性，简称PI(powerintegrity)，指电源波形的质量控制电源完整性是信号完整性SI的一部分，影响信号质量和EMC电磁辐射，更严重的是影响PLL的抖动和时钟的稳定性，是电路稳定工作的基础造成电源波动的原因：器件高速开关导致电源瞬态的交变电流过大；电流回路上存在电感；造成地弹、谐振电源噪声大部分是加性高斯白噪声，现在还没有非常准确定量的仿真办法，大部分靠经验。电源完整性问题不容易产生，但是一旦存在很难消除，必须大面积地增加电容才有比较明显的效果地弹地弹（groundbounce）指PCB局部地电平相对与系统地电平变化波动的情况减小地弹的办法：一、尽可能减少电流环路面积；二、系统只采用一个参考面，最好不对地平面进行分割；三、合理放置滤波电容电源谐振和20H准则电源谐振：电源平面可以被看成是由很多电感和电容构成的网络，也可以把它看成是一个共振腔，在特定频率下，这些电容和电感会发生谐振，从而影响电源层的阻抗。随着频率的增加，电源阻抗也会不断地变化，尤其是在并联谐振效应显著的时候，电源阻抗也随之增加。电源谐振要求我们在合适的地方放置合适容量的电容20-H规则是一个经验规则，由W.MichaelKing提出，可以表述如下：在高密度多层PCB中，为了减小电路板向自由空间辐射的电磁能量，电源层的物理尺寸应该比地层的物理尺寸小20H，其中H是二者之间的距离。电容的ESRESR等效串联电阻是电容的重要指标，与ESR类似的另一个概念是ESL，但不太常用理论上要根据电容的ESR频率特性来选择合适的电容，但实际上不管什么频率，最常用的滤波电容是在芯片的每个电源接入引脚接0.1uF电容，为什么？回答：没有为什么，即使是在100Mhz的主板上，0.1uF的电容也比0.01uF滤波效果好电容并