第八章时序逻辑电路93课件

第八章时序逻辑电路延时符目录

Contents延时符第一节

触发器第三节计数器第四节寄存器第二节时序逻辑电路简介第三节计数器任务一同步计数器逻辑功能分析任务二异步计数器的逻辑功能分析任务三

N进制计数器逻辑功能分析任务四

数字钟电路功能分析第三节计数器

计数是一种最简单的基本运算，计数器就是实现这种运算的逻辑电路。在数字系统中，对脉冲的个数进行计数、以实现数字测量、运算和控制的数字部件，就称为计数器。计数器的组成是基本的计数单元和一些控制门，计数单元就是一系列具有存储信息功能的各类触发器。简单说计数器就是用以统计输入时钟脉冲CP个数的电路。计数器分类按计数器中触发器翻转是否同步分异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端的计数器，称作同步计数器。按数字的变化规律

加法计数器：随时钟信号递增的称为加法计数器。

减法计数器：随时钟信号递减称作减法计数器。

加/减计数器：在加/减控制信号作用下，可增可减的称为加/减计数器，又称可逆计数器。也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。按计数进制分

二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。

十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。

任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。任务一

同步计数器逻辑功能分析1.同步二进制加法计数器

同步计数器中各触发器由同一时钟脉冲控制。如图8-23为JK触发器构成的4位同步二进制加法计数器。(1)

电路组成

从电路中可以看出：J0=K0=1；J1=K1=Q0；J2=K2=Q1Q0；J3=K3=Q2Q1Q0。图8-23JK触发器构成4位同步二进制加法计数器由逻辑图可知，各触发器的状态方程式:(2)状态方程令初始状态Q3Q2Q1Q0=0000第一个CP↓到来：第二个CP↓到来：

第一个脉冲到来后各触发器状态为Q3Q2Q1Q0=OOO1第二个脉冲到来后各触发器状态为Q3Q2Q1Q0=OO10第三个CP↓到来：┈┈各触发器状态从0000→0001→…→1111→0000循环往复。(3)工作原理（4）状态表表8-9给出4位二进制加法计数器的计数状态表，从表中可以看出各触发器状态变化。4位二进制计数器共有十六个状态。计数顺序电路状态等效十进制数Q3Q2Q1Q00000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000表8-1（5）

时序图图8-24（a）为时序图，从时序图可以看出：如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4f0，Q2输出波形的频率为1/8f0

，Q3输出波形的频率为1/16f0。这说明计数器除具有计数功能外，还具有分频的功能。图8-24（a）4位二进制加法计数器时序图（6）

状态转换图Q3Q2Q1Q00010000100110100010101101001100001111010110010111101111011110000圆圈内表示Q3Q2Q1Q0的状态用箭头表示状态转换的方向如果用D触发器构成同步二进制加法计数器，电路如何实现？请同学们试着画出电路图、时序图、状态装换图，和JK触发器构成的比较一下，看看有什么不同。图8-24（b）4位二进制加法计数器状态转换图2.同步二进制减法计数器

根据二进制减法计数状态转换的规律，最低位触发器FF0与递增(加法)计数中FF0相同，亦是每来一个计数脉冲翻转一次，应有J0=K0=1。其它触发器的翻转条件是所有低位触发器的Q端全为0，高位的Q端在下一个CP脉冲到来时翻转，应有只要将图8-23加法计数器中FF1～FF3的J、K端由原来接低位Q端改为接

端，就构成了同步二进制减法计数器了。电路图同学们自行画出。由逻辑图可知，各触发器的状态方程式:（1）状态方程令初始状态Q3Q2Q1Q0=0000第一个CP↓到来：第二个CP↓到来：

第一个脉冲到来后各触发器状态为Q3Q2Q1Q0=1111第二个脉冲到来后各触发器状态为Q3Q2Q1Q0=1110第三个CP↓到来：┈┈各触发器状态从0000→1111→1110→…0001→0000循环往复。（2）

工作原理(3)状态表表8-10为4位二进制减法计数器的计数状态表。计数顺序电路状态等效十进制数Q3Q2Q1Q00000001111115211101431101134110012510111161010107100198100089011171001106110101512010041300113140010215000111600000表8-2(4)时序图从时序图可以看出：如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4f0，Q2输出波形的频率为1/8f0，Q3输出波形的频率为1/16f0。计数器实现分频的功能。图8-25(a)4位二进制减法计数器时序图(5)状态转换图如果用D触发器构成同步二进制减法计数器，是否容易实现，和JK触发器构成的相比较一下，看看有什么不同。Q3Q2Q1Q00000111111101011110011011010100010010111011001010100000100100011圆圈内表示Q3Q2Q1Q0的状态用箭头表示状态转换的方向图8-25（b）4位二进制减法计数器状态图3.集成同步二进制计数器

74LS161功能介绍，它是具有清零、置数、计数和保持等四种功能的加法同步4位二进制计数器。Q3Q2Q1Q0输出CP输入数据输入进位输出控制信号置数控制清零控制图8-26（a）

74LSl61引脚图图8-26为74LSl61引脚图和电路图符号图8-26（b）74LSl61电路图符号表8-11为4位加法同步二进制计数器74LS161功能表序号输入输出清零

使能置数时钟并行输入Q0Q1Q2Q3CTPCTTCPD0D1D2D310××××××××000021××0↑d0d1d2d3d0d1d2d331111↑××××计数410×1×××××保持51×01×××××保持表8-1174LS161功能表异步清0功能最优先同步并行置数CO=Q3Q2Q1Q0CTTCP上升沿有效(1)清零：

是具有最高优先级别的异步清零端。当

一出现不管其它控制信号如何，计数器就清零，Q3Q2Q1Q0=0000。该计数器的清零属于不依靠CP驱动，故为异步清零。(2)置数：当=1时，具有次优先权的为

，当

时，输入一个CP(↑)上升沿，则不管其它控制端如何，计数器置数，即Q3Q2Q1Q0=D3D2D1D0

。置数功能依靠CP来驱动，故为同步置数。(3)计数：当，且优先级别最低的使能端CTP=CTT=1时，在CP(↑)上升沿触发下，计数器进行计数。(4)保持：

，且CTP和CTT中至少有一个为0时，CP将不起作用，计数器保持原状态不变。功能分析：4

集成同步十进制计数器如图8-27为74LS192引脚图，它是一个双时钟控制的同步十进制可逆计数器，既可作加计数，又可作减计数。功能表如表8-12。图8-2774LS192引脚图输入输出CRCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××00000××0d3d2d1d0d3d2d1d00↑11××××递增计数01↑1××××递减计数0111××××保持表8-1254HC192功能表异步清0功能最优先异步并行置数CP上升沿触发功能分析：任务二

异步计数器的逻辑功能分析异步二进制计数器一般由接成计数型的T＇触发器连接而成，计数脉冲没有加到所有触发器的CP

端，而是加到最低位触发器的CP端，低位触发器的输出Q端或

端作为相邻高位触发器的时钟脉冲。当计数脉冲到来时，各触发器的翻转时刻不同，分析时要特别注意各触发器翻转所对应的有效时钟条件。1、异步二进制加法计数器

如图8-28为由JK触发器构成的4位异步二进制加法计数器，JK触发器接成计数型的T′触发器，计数脉冲加到最低位触发器的CP端，低位触发器的输出Q端作为相邻高位触发器的时钟脉冲。（1）电路组成图8-28JK触发器构成4位异步二进制加法计数器触发器时钟信号：CP0=CP=计数脉冲；CP1=Q0；

CP2=Q1

；CP3=Q2。如图8-28，由JK触发器构成的4位异步二进制加法计数器（用CP脉冲下降沿触发）（2）驱动方程：J0=K0

=J1=K1=J2=K2=J3=K3=1，即每个JK触发器接成T′触发器。（3）状态方程：（4）

工作原理工作过程：令各触发器初始状态为Q3Q2Q1Q0=OOO0第一个CP↓到来；CP1=Q0=O→1（↑上升沿），对于FF1来说无下降沿，故Q1保持不变，即CP2=Q1=O→0（保持），对于FF2来说无下降沿，故Q2保持不变，即CP3=Q2=O→0（保持），对于FF3来说无下降沿，故Q3保持不变，即第一个脉冲到来后各触发器状态为Q3Q2Q1Q0=OOO1第二个CP↓到来：

┈第三个CP↓到来：┈┈各触发器状态从0000→0001→…→1111→0000循环往复。工作过程：令各触发器初始状态为Q3Q2Q1Q0=OOO0第一个CP↓到来；CP1=Q0=O→1（↑上升沿），对于FF1来说无下降沿，故Q1保持不变，即CP2=Q1=O→0（保持），对于FF2来说无下降沿，故Q2保持不变，即CP3=Q2=O→0（保持），对于FF3来说无下降沿，故Q3保持不变，即第一个脉冲到来后各触发器状态为Q3Q2Q1Q0=OOO1第二个CP↓到来：

┈第三个CP↓到来：┈┈各触发器状态从0000→0001→…→1111→0000循环往复。(5)计数器的状态表表8-13为4位异步二进制加法计数器的计数状态表，从表中可以看出各触发器状态变化受各自时钟信号控制。4位二进制计数器共有十六个状态。计数顺序时钟信号电路状态等效十进制数CP3CP2CP1CP0Q3Q2Q1Q00000000000100↑↓0001120↑↓↓00102301↑↓001134↑↓↓↓01004510↑↓0101561↑↓↓01106711↑↓011178↓↓↓↓10008900↑↓10019100↑↓↓1010101101↑↓10111112↑↓↓↓1100121310↑↓110113141↑↓↓1110141511↑↓11111516↓↓↓↓00000（循环）表8-13异步二进制加法计数器状态表异步二进制计数器的时序图和状态转换图与同步二进制计数器相同，同学们自行分析。(6)

时序图如果用D触发器构成异步二进制加法计数器，请同学们画出电路图、时序图、状态装换图，和JK触发器构成的相比较一下，看看有什么不同。异步二进制加法计数器的时序图、状态转换图和同步二进制加法计数器相同。图8-292、异步二进制减法计数器如图8-30(a)为下降沿触发的JK触发器构成的4位异步二进制减法计数器（用CP脉冲下降沿触发）。电路如图8-30(b)为上升沿触发的D触发器构成的4位异步二进制减法计数器。从电路图中可以4位异步二进制减法计数器与加法计数相反，要由低位端引出作相邻高位CP输入；对上升沿动作的T′触发器来说要由低位Q端引出作相邻高位CP输入。

图8-30(a)下降沿触发构成4位异步二进制减法计数器图8-30(b)上升沿触发构成4位异步二进制减法计数器时序图、状态表、状态转换图和同步二进制加法计数器相同，这里分析略。

请同学们比较一下同步和异步二进制计数器电路构成，找出规则。3、异步十进制计数器

异步十进制计数器是在异步二进制计数器的基础上，通过反馈来实现。

如图8-31是常用8421BCD码异步十进制加法计数器的典型电路，它是由4位异步二进制加法计数器修改而成的。图8-31异步十进制加法计数器时钟方程式：CP0=计数脉冲；CP1=Q0(↓)；

CP2=Q1(↓)

；CP3=Q2(↓)。驱动方程：J0=K0

=J1=K1=J2=K2=J3=K3=1，即每个JK触发器接成T′触发器。输出方程：异步置0取状态1010令初始状态Q3Q2Q1Q0=0000第一个CP↓到来：

，各触发器状态为Q3Q2Q1Q0=OOO1第二个CP↓到来：，各触发器状态为Q3Q2Q1Q0=OO1O┈第十个CP↓到来：各触发器状态为Q3Q2Q1Q0=1O01第十一个CP↓到来：各触发器状态为Q3Q2Q1Q0=1O10，此时Q3Q2Q1Q0=0000，完成清零。计数器从0开始计数。各触发器状态从0000→0001→…→1001→0000循环往复。触发器状态由1001变为0000，而不是1010，1010状态存在的时间极短（通常只有10ns左右），可以认为实际出现的计数状态只有0000~1001，从而使四个触发器跳过1010～1111六个状态而复位到原始状态0000。电路分析根据分析过程可以列出状态表，如表8-14所示。计数顺序时钟信号电路状态等效十进制数CP3CP2CP1CP0Q3Q2Q1Q00000000000100↑↓0001120↑↓↓00102301↑↓001134↑↓↓↓01004510↑↓0101561↑↓↓01106711↑↓011178↓↓↓↓10008900↑↓1001910000↓00000（循环）表8-148421BCD加法计数状态表从状态表中可以看出，输出为4位，而四位二进制编码总共有十六个状态，要去掉其中的六个状态，根据8421BCD编码方式这里去掉1010～1111六个状态。短暂过渡状态1010

时序图从时序图可以看出：如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4f0，Q2输出波形的频率为1/8f0，Q3输出波形的频率为1/10

f0。图8-32（a）异步十进制加法计数器时序图00000000十进制图8-32（b）异步十进制计数器状态转换图10个稳定状态短暂过渡状态1010状态转换图4、集成异步计数器如图8-33所示为74LS290的引脚图和电路图符号，74LS290是可预置的二-五-十进制异步加法计数器。输出CP输入异步置数图8-3374LS290引脚图（a）图8-3374LS290电路符号图（b）输入输出功能R0AR0BS9AS9BCPQ3Q2Q1Q0CP0CP1计数10××-0000异步置0×1××-1001异步置900↓↓000002-5进制计数器00↓↓1001100↓↓2010000↓↓3011

00↓↓4100

00↓↓5000

表8-1574LS290功能表CP1-Q3Q2Q1

5进制CP0-Q02进制从功能表中可以看出清零和置数均是异步，双时钟下降沿触发。&R0AR0B&S9AS9B工作原理：S9A

S9B

为异步置数端，因为是十进制计数器，置数即是置成9。当S9AS9B高电平时，不管其他输入端状态如何，计数器就可以完成置9功能。R0AR0B

为异步清零端，高电平有效，当S9A

S9B

=0时，就可以完成清零功能，所有输出端均为0，即R0A

R0B=1，S9AS9B=0，Q3Q2Q1Q0=0000，与时钟端CP0，CP1的状态无关，所以称为异步清零。执行其他功能时R0AR0B

必须置0。注：S9A

S9B

和R0AR0B类似于触发器中的直接复位端和直接置位端，如图所示。

工作原理：二进制计数：R0A

R0B=0，S9AS9B=0，将计数脉冲由CP0输入，由Q0输出。输入输出R0AR0BS9AS9B计数顺序Q3Q2Q1Q0CP0CP1000×---0001×---1002×---0表8-16二进制计数器状态表图8-34二进制计数器输出CP输入工作原理：五进制计数：R0A

R0B=0，S9AS9B

=0，将计数脉冲由CP1输入，由Q3

、Q2、Q1

输出输入输出R0AR0BS9AS9B计数顺序Q3Q2Q1Q0CP0CP100×0000-00×1001-00×2010-00×3011-00×4100-00×5000-Q3Q2Q1输出CP输入图8-35五进制计数器表8-1774LS290构成异步五进制计数器状态表8421BCD码十进制计数器：R0A

R0B=0，S9AS9B=0，将Q0与CP1相连，计数脉冲由CP0输入，输出Q3Q2Q1Q0

输入