基于Proteus的数字电路分析与设计（第二版）课件 第5-9章 组合逻辑电路分析与设计- 模-数转换和数-模转换器

《数字电子技术》课程

第5章组合逻辑电路分析与设计数字电路组合逻辑电路时序逻辑电路任一时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。任一时刻的输出不仅取决于现时的输入，而且还与电路原来状态有关。5.0概述数字电路按逻辑功能可分为哪两种？组合逻辑电路的框图组合逻辑电路在电路结构上不包含存储单元，仅仅是由各种门电路组成。5.0

概述组合逻辑电路的基本构成单元是什么？5.1.1组合逻辑电路的分析方法组合逻辑电路图写出逻辑表达式分析方法步骤：化简说明功能列真值表已知逻辑电路说明逻辑功能分析5.1组合逻辑电路的分析和设计方法逻辑图逻辑表达式

11最简与或表达式化简2

2从输入到输出逐级写出5.1组合逻辑电路的分析和设计方法最简与或表达式

3真值表

3

4电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。

4000101115.1

组合逻辑电路的分析和设计方法5.1组合逻辑电路的分析和设计方法解：5.1组合逻辑电路的分析和设计方法由真值表知：该电路可用来判别输入的4位二进制数数值的范围。5.1组合逻辑电路的分析和设计方法形式变换写出表达式并简化5.1.2组合逻辑电路的设计方法根据实际逻辑问题最简单逻辑电路设计步骤：确定输入、输出列出真值表分析题意，将设计要求转化为逻辑关系，这一步为设计组合逻辑电路的关键根据设计要求根据设计所用芯片要求画逻辑电路图选择所需门电路5.1组合逻辑电路的分析和设计方法例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现。解:1.首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为L，多数赞成时是“1”，否则是“0”。5.1组合逻辑电路的分析和设计方法2.根据题意列出真值表ABCL000000100100011110001011110111113.画出卡诺图化简：ABC000011111011110000ABBCACL=AC+BC+AB5.1组合逻辑电路的分析和设计方法4.用与非门实现逻辑电路5.1组合逻辑电路的分析和设计方法5.2.1编码器（Encoder）

编码：用二进制代码来表示某一信息（文字、数字、符号）的过程。实现编码操作的电路称为编码器。编码器高？低？码？5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片普通编码器3位二进制（8线－3线）编码器真值表任何时刻只允许输入一个编码信号，否则输出将发生混乱。一、二进制编码器输入端：2n输出端：n高电平有效5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片优先编码器在优先编码器电路中，允许同时输入两个以上编码信号。编码时只对优先权最高的进行编码。8线－3线优先编码器74LS148逻辑图。选通输入端选通输出端扩展端5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效低电平表示“电路工作，但无编码输入”低电平表示“电路工作，且有编码输入”5.2常用组合逻辑集成芯片（3）74LS148的应用1）单片使用：例5-6：用一片74LS148构成8键编码电路。5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片例5.2.1：试用两片74LS148组成16线－4线优先编码器。优先权最高～均无信号时，才允许对～输入信号编码。2）级联使用：5.2常用组合逻辑集成芯片00101111111001111101(1)片处于编码状态，(2)片被封锁。1111111110(2)片处于编码状态，(1)片被封锁。1110100101011101015.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片二、二－十进制编码器输入端10个，输出端4个，也称10线－4线编码器。集成10线-4线优先编码器输入输出均低电平有效。5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片5.2.2译码器（Decoderanddigital）

译码：将二进制代码翻译成对应的输出信号的过程.译码是编码的逆过程。

实现译码操作的电路称为译码器。常用的译码器有:二进制译码器、二－十进制译码器、显示译码器三类。5.2常用组合逻辑集成芯片一、二进制译码器输入端：n输出端：2n

二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。

2线—4线译码器74LS139（输出低电平有效）真值表001110011101101011110111A1A05.2常用组合逻辑集成芯片

3位二进制译码器(3线-8线译码器)输入：3位二进制代码输出：8个互斥的信号（高电平有效）5.2常用组合逻辑集成芯片74HC138集成译码器S=1,译码器正常工作100片选输入端（使能端）输出低电平有效地址输入端5.2常用组合逻辑集成芯片3线－8线译码器74HC138功能表

当S1=1,=0,=0（即S=1）时，可得：5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片例5-8：用74HC138组成逻辑函数最小项发生器。5.2常用组合逻辑集成芯片（3）逻辑函数最小项发生器例5.2.2：试用两片3线－8线译码器74HC138组成4线－16线译码器。（4）译码器的级联5.2常用组合逻辑集成芯片(1)片工作，(2)片禁止。若输入D3D2D1D0=0100时，译码器_____输出________________。000（1）111101115.2常用组合逻辑集成芯片(2)片工作，(1)片禁止。若输入D3D2D1D0=1101时，译码器_____输出________________。111（2）111110115.2常用组合逻辑集成芯片例5-12：用一个3-8线译码器产生函数F=m0+m2+m4+m7，构成逻辑函数产生器。四、译码器的应用5.2常用组合逻辑集成芯片二、二－十进制译码器输入端：4输出端：10二-十进制译码器的输入的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与1是十进制数0个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。集成8421BCD码译码器74LS425.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片三、显示译码器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。数字、文字、符号代码译码器显示器5.2常用组合逻辑集成芯片半导体数码管显示器件：常用的是七段显示器件abcdefg5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片abcdefg510

YaYbYgabg510

510

发光二极管Ya-Yg:控制信号高电平时，对应的LED亮低电平时，对应的LED灭5.2常用组合逻辑集成芯片abcdfgabcdefg111111001100001101101e

5.2常用组合逻辑集成芯片

BCD－七段显示译码器A3-A0:输入数据要设计的七段显示译码器aYaYbYcYdYeYfYg译码器A3A2A1A0bcdefg5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片十进制数A3A2A1A0YaYbYcYdYeYfYg

显示字形

00000111111001000101100001200101101101230011111100134010001100114501011011011560110001111167011111100007810001111111891001111001195.2常用组合逻辑集成芯片A3A2A1A000110100100111101111111000000001Ya先设计输出Ya的逻辑表示式及电路图5.2常用组合逻辑集成芯片七段显示译码器7448引脚排列图灯测试输入灭零输入灭灯输入／灭零输出5.2常用组合逻辑集成芯片用7448驱动BS201的连接方法5.2常用组合逻辑集成芯片RBI和RBO配合使用，可使多位数字显示时的最高位及小数点后最低位的0不显示。00067.9005.2常用组合逻辑集成芯片5.2.3数据分配器定义：将公共数据线上的信号根据需要送到多个不同通道上去的逻辑电路。

框图：输入端:1个输出端:2n个5.2常用组合逻辑集成芯片1.1-4路数据分配器

5.2常用组合逻辑集成芯片2.集成数据分配器5.2常用组合逻辑集成芯片由74HC138构成的1路-8路数据分配器数据输入端地址输入端数据输出端5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片知识目标：掌握数据选择器的基本概念、工作原理及其在数字电路中的应用。理解并能描述数据选择器的电路结构、功能及其与其他逻辑电路的接口方式。能力目标：能运用数据选择器进行数字电路的设计和实验操作。培养对数字电路系统进行分析和设计的能力，特别是针对数据选择器的应用。素质目标：培养学生创新思维和问题解决能力，特别是在数字电路设计中的应用和创新。强化学生的团队合作和沟通能力，以适应数字电路设计中的团队协作需求。5.2.4数据选择器（Multiplexier）5.2常用组合逻辑集成芯片定义：根据需要将多路信号中选择一路送到公共数据线上的逻辑电路(又称多路开关)。输入端：2n个输出端：1个5.2常用组合逻辑集成芯片5.2.4数据选择器（Multiplexier）真值表地址变量输入数据由地址码决定从４路输入中选择哪１路输出。1、4选1数据选择器5.2常用组合逻辑集成芯片A1

A0Y

00

D0

01

D110

D2

11

D3

D0A0D3D2D1A1Y即：5.2常用组合逻辑集成芯片型号:74HC153双4选1数据选择器集成电路数据选择器选通控制端S′为低电平有效，即S′=0时芯片被选中，处于工作状态；S′=1时芯片被禁止，Y≡0。输出输入A1A0Y110000010100110D10D11D12D135.2常用组合逻辑集成芯片集成8选1数据选择器74HC1515.2常用组合逻辑集成芯片S’＝1时，选择器被禁止，无论地址码是什么，Y总是等于0。74HC151的真值表5.2常用组合逻辑集成芯片扩展:例5.2.4用双4选1数据选择器构成8选1数据选择器。A2=0时，上边一半数据选择器工作，数据D0~D3选择一路输出；A2=1时，下边一半数据选择器工作，数据D4~D7选择一路输出。5.2常用组合逻辑集成芯片2片8选1数据选择器74LS151构成16选1的数据选择器5.2常用组合逻辑集成芯片用数据选择器设计组合逻辑电路步骤：1.列出所求逻辑函数的真值表，写出其最小项表达式。2.根据上述函数包含的变量数，选定数据选择器。3.对照比较所求逻辑函数式和数据选择器的输出表达式确定选择器输入变量的表达式或取值。4.按照求出的表达式或取值连接电路，画电路连线图。5.2常用组合逻辑集成芯片确定数据选择器确定地址变量

2

1n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数

1选用74HC153

274HC153有两个地址变量。5.2常用组合逻辑集成芯片求Di

3（1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：

35.2常用组合逻辑集成芯片画连线图

4

45.2常用组合逻辑集成芯片解：例5.2.6③对照74HC151输出表达式，求Di①写出最小项表达式②选用8选1数据选择器74HC151，当S′=0时，令A2=A、A1=B、A0=C,代入上式得：5.2常用组合逻辑集成芯片比较L和Y，得：④画连线图5.2常用组合逻辑集成芯片另解:①写出最小项表达式②选用双4选1数据选择器74HC153其中的一半，

当S1′=0时，令A1=A、A0=B,代入上式得：③对照74HC153输出表达式，求Di可得：D10＝C′D11＝CD12=CD13=C5.2常用组合逻辑集成芯片④画连线图5.2常用组合逻辑集成芯片数据分配器和数据选择器一起构成数据分时传送系统5.2常用组合逻辑集成芯片课程思政5.2常用组合逻辑集成芯片同学们大学四年中有很多选择：

努力学习不付年华是一种选择，无心学业沉迷游戏也是一种选择；

考研或出国深造是一种选择，就业和创业是另一种选择；

按时作息锻炼身体是一种选择，熬夜刷屏头晕目眩也是一种选择。选择是一种能力：好的选择成就一生，坏的选择毁掉一生。

选择是一门学问：要深入思考，才能学会选择，才能正确选择，才能透过现象看本质，不被纷繁的生活所迷惑，把握好人生方向，不忘初心，坚守理想。

在国难当头，鲁迅选择弃医从文，拿起笔杆战斗；钱学森选择放弃美国优越的条件，回到祖国，为新中国的火箭、导弹和航天事业的发展做出了开创性的巨大贡献。5.2.5加法器举例：A=1101,B=1001,计算A+B11011001+011010011加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。5.2常用组合逻辑集成芯片5.2.5加法器举例：A=1101,B=1001,计算A+B11011001+011010011加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。5.2常用组合逻辑集成芯片（1）半加器：半加运算不考虑从低位来的进位。A---加数；B---被加数；S---本位和；Co---进位。真值表1位加法器5.2常用组合逻辑集成芯片逻辑图逻辑符号2个输入端2个输出端5.2常用组合逻辑集成芯片（2）全加器：A---加数；B---被加数；Ci---低位的进位；S---本位和；Co---进位。相加过程中，既考虑加数、被加数又考虑低位的进位。5.2常用组合逻辑集成芯片课本上采用了圈0的方法3个输入端2个输出端双全加器74LS1835.2常用组合逻辑集成芯片（1）串行进位加法器如图：用全加器实现4位二进制数相加。低位全加器进位输出高位全加器进位输入注意：CI0=0和进位多位加法器（2）超前进位加法器5.2常用组合逻辑集成芯片例5.2.7解：BCD码+0011=余3码设输入8421码用变量DCBA表示，输出余三码用变量Y3Y2Y1Y0表示。则有Y3Y2Y1Y0＝DCBA+00115.2常用组合逻辑集成芯片解：设输入余三码用变量DCBA表示，输出8421码用变量Y3Y2Y1Y0表示。则有Y3Y2Y1Y0＝DCBA+[0011]补＝DCBA+1101用一片74LS283将余三码转换成8421BCD码。余3码－0011=BCD码5.2常用组合逻辑集成芯片全减器真值表A---被减数；B---减数；C---低位的借位；D---本位差；J---向高位的借位。5.2常用组合逻辑集成芯片5.2.6数值比较器定义：对两数A、B（可以是一位，也可是多位）进行大小比较的逻辑电路。比较的结果有A>B、A<B、A=B三种结果。设A＞B时，Y1＝1；

A＜B时，Y2＝1；

A＝B时，Y3＝1。得1位数值比较器的真值表。5.2常用组合逻辑集成芯片逻辑表达式逻辑图5.2常用组合逻辑集成芯片5.2常用组合逻辑集成芯片二、4位数值比较器比

较

输

入级

联

输

入输

出A3

B3A2

B2A1

B1A0

B0I(A>B)I(A<B)I(A=B)

Y(A>B)Y(A<B)Y(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××A0>B0A0<B0A0=B0A0=B0A0=B0×

×

××

×

××

×

××

×

××

×

××

×

××

×

××

×

×1000100011000101000101000101000101000100015.2常用组合逻辑集成芯片集成数值比较器5.2常用组合逻辑集成芯片例5.2.8

试用两片74LS85组成一个8位数值比较器。5.2常用组合逻辑集成芯片组合逻辑电路中的竞争和冒险（Competitionandadventureincombinationallogicalcircuit）

在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。一.竞争－冒险的概念5.3组合逻辑电路中的竞争和冒险原因：主要是门电路的延迟时间产生的。干扰信号二.产生竞争－冒险的原因5.3组合逻辑电路中的竞争和冒险三.检查竞争－冒险的方法只要输出端的逻辑函数在一定条件下能简化成或则可出现竞争－冒险现象。5.3组合逻辑电路中的竞争和冒险当B=C=1时，Y＝A+A′存在竞争冒险当A=C=0时，存在竞争冒险图(a)图(b)5.3组合逻辑电路中的竞争和冒险四.消除竞争－冒险的方法１．接入滤波电容２．引入选通脉冲３．修改逻辑设计（增加冗余项）5.3组合逻辑电路中的竞争和冒险1.接入滤波电容

在输出端加小电容C可以消除由于竞争冒险产生的毛刺。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。5.3组合逻辑电路中的竞争和冒险消除竞争－冒险的方法2.引入选通脉冲

电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。

加取样脉冲原则：输出级为或（非）门，采用负脉冲；输出级为与（非）门，采用正脉冲。消除竞争－冒险的方法5.3组合逻辑电路中的竞争和冒险消除竞争－冒险的方法3.修改逻辑设计（增加冗余项）只要在卡诺图两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为：0000ABC01000111101111有一逻辑函数F=AC+BC，其卡诺图为：冗余项5.3组合逻辑电路中的竞争和冒险教材：基于Proteus的数字电路分析与设计

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第6章

锁存器和触发器6.1概述6.2SR锁存器6.3触发器双稳态电路（BistateElements）

问题：由于电路没有输入，无法控制或改变它的状态。

电路有两个稳定工作状态：6.1概述1.低电平输入有效的SR锁存器(1)电路结构和符号(2)输入输出关系111001

不变000110116.2SR锁存器2.锁存器的状态(1)0态、1态、非正常态(2)现态和次态

现态（PresentState）：锁存器在接收信号之前所处的状态，用Qn表示；

次态（NextState）：锁存器在接收信号之后建立的新的稳定状态，用Qn+1表示。称为0态，称为1态，或称为非正常态。6.2SR锁存器(3)低电平输入有效的SR锁存器的状态特性表：SR

Qn

Qn+1

000001010011100101110111010011

（约束条件）110001101000110××SQn+1RQn16.2SR锁存器2.高电平输入有效的SR锁存器

(1)电路结构和逻辑符号

S

、R称为触发脉冲输入端，S为置位（Set）端，R为复位（Reset）端。逻辑符号电路图6.2SR锁存器(2)输入和输出的关系不变01100000011011SR

00输出不变0110100111006.2SR锁存器00

对于由或非门构成的基本SR锁存器采用正脉冲触发。例：已知输入S

、R波形图，试画出、波形图，设SR锁存器的初态为0。不变01100000011011SR

1000010010006.2SR锁存器QQ例：已知输入S、R波形图，试画出Q、Q波形图，设SR锁存器的初态为0。

当SR锁存器输入端同时加1时，Q和Q

都变成了0。当S、R同时由1→0时，触发器的输出将会出现由0→1→0…反复切换。6.2SR锁存器3.SR锁存器的应用引脚排列图功能仿真图

集成电路74LS279内含4个SR

锁存器，输入信号低电平有效。6.2SR锁存器3.SR锁存器的应用：利用74LS279的锁存功能，可以设计防抖动开关。6.2SR锁存器CP=0：基本SR锁存器输入端均为1，状态保持不变1.电路结构和逻辑符号基本SR锁存器时钟脉冲CP=1：S

、R通过与非门作用于基本SR锁存器6.3触发器6.3.1电平触发的触发器2.逻辑功能SR

Qn

Qn+1

000001010011100101110111010011

（约束条件）6.3触发器6.3.1电平触发的触发器3.SR锁存器与电平触发SR触发器的区别（a）SR锁存器输出波形

（b）电平触发SR触发器输出波形

结论：电平触发SR触发器只在CP高电平期间接收输入信号，SR锁存器任何时候均能接收输入信号。6.3触发器6.3.1电平触发的触发器6.特性表

D

Qn

Qn+1

0001101100114.电平触发D触发器的电路结构和逻辑符号5.特性方程将S=D，R=D（保证了SR=0）代入SR锁存器的特性方程得6.3触发器6.3.1电平触发的触发器【例】在电平触发D触发器输入如图所示的CP和D波形，试画出输出波形。假设锁存器初始状态为0。“透明”锁存器（TransparentLatch）

6.3触发器6.3.1电平触发的触发器电平触发锁存器存在的空翻现象

在一个CP脉冲周期内，锁存器状态变化多于一次的现象称为空翻。

空翻带来两个问题：一是锁存器的抗干扰能力下降；二是限制了锁存器的使用范围。6.3触发器6.3.2脉冲触发的触发器为什么电平触发锁存器会存在空翻现象？主要原因是锁存器对输入信号的敏感时间太长。

触发器采用了不同的电路结构，只有在CP脉冲的上升沿或下降沿时刻接收输入信号，防止了空翻现象。6.3触发器6.3.2脉冲触发的触发器1.主从SR触发器电路结构及逻辑符号当CLK=1时，主触发器根据S和R的状态翻转，而从触发器保持原来的状态不变。当CLK由高电平返回低电平（即有效电平消失）以后，无论S、R的状态如何改变，主触发器的状态不再改变。与此同时，从触发器按照与主触发器相同的状态翻转。因此，在一个CLK的变化周期里触发器输出端的状态只可能改变一次。6.3触发器6.3.2脉冲触发的触发器1.主从SR触发器电路结构及逻辑符号优点：克服了CLK=1期间触发器输出状态可能发生多次翻转的问题。缺点：由于主触发器本身是电平触发SR触发器，所以在CLK=1期间Q1和Q1′的状态仍然会随S、R状态的变化而多次改变。而且，输入信号仍需遵守SR=0的约束条件。6.3触发器6.3.2脉冲触发的触发器2.主从JK触发器电路结构及逻辑符号6.3触发器6.3.2脉冲触发的触发器2.主从JK触发器电路结构及逻辑符号J

K

Qn

Qn+100011011JK触发器状态表010101016.3触发器6.3.2脉冲触发的触发器1.边沿JK触发器边沿触发器有维持阻塞结构、传输延迟结构等。动作特点：触发器的次态仅取决于时钟脉冲的上升沿或下降沿到达时输入信号的逻辑状态。6.3触发器6.3.3边沿触发的触发器例：传输延迟JK触发器，给定CP、J、K的波形如下，试画出相应的输出Q和Q波形。设初始状态为0。QQ6.3触发器6.3.3边沿触发的触发器2.边沿触发D触发器QQ例：一上升沿触发的D触发器，设初态为1，试在给定CP、D下，画出Q和Q波形。1.边沿JK触发器

什么是上升沿触发和下降沿触发？它跟锁存器的电平触发有何区别？

上升沿触发和下降沿触发在逻辑符号上有什么特点？

后面的内容将更多地关注触发器的功能和触发方式。而对触发器的电路结构。6.3触发器6.3.3触发器小结

状态图

1.SR触发器功能描述×1110110×01100101101110010010000RSRS

SR触发器特性方程

特性表6.3触发器6.3.4触发器功能汇总

状态图

特性表

2.D触发器功能描述DQnQn+1000010101111

特性方程6.3触发器6.3.4触发器功能汇总

状态图01状态0状态1

特性表

J

K

Qn

Qn+1

00000101001110010111011101001110例：在同步工作条件下，JK触发器的现态Qn=0，要求Qn+1=0，则应使

。（1）J=1,K=0（2）J=0，K=×（3）J=×，K=0

（4）J=K=1保持不变置0置1取反

3.JK触发器功能描述

特性方程6.3触发器6.3.4触发器功能汇总

如果将JK触发器的J、K端连接在一起，并将输入端命名为T，就得到T触发器。

当T触发器的输入端固定地接高电平时，就得到T＇触发器

4.T触发器和T＇触发器功能描述6.3触发器6.3.4触发器功能汇总

状态图

T触发器特性表

T触发器特性方程011110101000TT

T触发器特性方程6.3.4触发器功能汇总6.3触发器

目前生产的时电平触发制触发器定型产品中只有JK触发器和D型触发器。其它功能的触发器可由这两种触发器转化而成。

JK、D触发器转化为T′触发器6.3触发器6.3.5触发器的功能转换

将JK转换成D

将D触发器转换为T

锁存器和触发器是构成各种时序逻辑电路的基础，它和门电路一样，是数字系统中的基本逻辑单元电路，它与门电路的最主要区别是具有记忆功能，可以存储1位二值信号。

锁存器是对时钟信号电平敏感的电路。基本SR锁存器由输入信号电平直接控制其状态，电平触发锁存器在时钟信号的高电平或低电平期间，接收输入信号改变其状态。

触发器是对时钟信号的边沿敏感的电路，根据不同的电路结构，它们在时钟信号的上升沿或下降沿接收输入信号改变其状态。小结小结

触发器的电路结构和逻辑功能是两个不同的概念，两者之间没有必然的联系。同一种逻辑功能的触发器，可以用不同的电路结构形式来实现，反过来，用同一种电路结构，也可以实现不同功能的触发器。

按照电路结构的不同，触发器可分为主从触发器、边沿触发器。按照功能的不同，触发器可分为SR触发器、D触发器、JK触发器、T触发器和T＇触发器，触发器的功能可以互相转化。教材：基于Proteus的数字电路分析与设计

《数字电子技术》课程

7.0概述7.1时序逻辑电路的分析方法7.2计数器7.3寄存器和移位寄存器7.4环形计数器和扭环形计数器7.5时序逻辑电路的设计方法

教学内容第7章时序逻辑电路的分析与设计

教学要求一.重点掌握的内容：（1）时序逻辑电路的概念及电路结构特点；（2）同步时序电路的一般分析方法；（3）同步计数器的一般分析方法；（4）会用置零法和置数法构成任意进制计数器。（5）同步时序逻辑电路设计方法。二.一般掌握的内容：同步、异步的概念，电路现态、次态、有效状态、无效状态、有效循环、无效循环、自启动的概念，寄存器的概念等第7章时序逻辑电路的分析与设计一、组合电路与时序电路的区别1.组合电路：电路的输出只与电路的输入有关，与电路的前一时刻的状态无关。2.时序电路：电路在某一给定时刻的输出取决于该时刻电路的输入还取决于前一时刻电路的状态由触发器保存时序电路：组合电路+触发器电路的状态与时间顺序有关7.0概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。构成时序逻辑电路的基本单元是触发器。7.0概述二、时序逻辑电路的分类：按动作特点可分为同步时序逻辑电路异步时序逻辑电路所有触发器状态的变化都是在同一时钟信号操作下同时发生。触发器状态的变化不是同时发生。7.0概述按输出特点可分为米利型时序逻辑电路穆尔型时序逻辑电路输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。输出仅决定于存储电路的状态，与电路当前的输入无关。7.0概述电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表时序图15时序电路的分析步骤：42将驱动方程代入特性方程判断电路逻辑功能,检查自启动3计算7.1时序逻辑电路的分析方法例7.1.1解:①写方程组驱动方程7.1时序逻辑电路的分析方法同步时序电路，时钟方程省去。输出方程②求状态方程将驱动方程代入JK触发器的特性方程中得电路的状态方程:7.1时序逻辑电路的分析方法③计算、列状态转换表7.1时序逻辑电路的分析方法画状态转换图000001010011100101110111/0/0/0/0/0/0/1/1Q3Q2Q1/Y7.1时序逻辑电路的分析方法④作时序图⑤说明电路功能这是一个同步七进制加法计数器，能自启动。0000010010110010110110007.1时序逻辑电路的分析方法几个概念有效状态：在时序电路中，凡是被利用了的状态。有效循环：有效状态构成的循环。无效状态：在时序电路中，凡是没有被利用的状态。无效循环：无效状态若形成循环，则称为无效循环。自启动：在CLK作用下，无效状态能自动地进入到有效循环中，则称电路能自启动，否则称不能自启动。000001010011100101110111/0/0/0/0/0/0/1/1例7.1.2解:①写方程式驱动方程7.1时序逻辑电路的分析方法代入D触发器的特性方程，得到电路的状态方程输出方程②求状态方程7.1时序逻辑电路的分析方法输入现态次态输出AY000101011000001011110111100111100001110001000100③计算、列状态转换表7.1时序逻辑电路的分析方法输入现态次态输出AY000101011000001011111101100111100001110001100000画状态转换图电路状态转换方向00011011转换条件0/0A/YQ2Q10/10/00/01/01/01/11/07.1时序逻辑电路的分析方法④作时序图⑤说明电路功能A=0时是二位二进制加法计数器；A=1时是二位二进制减法计数器。0111100110017.1时序逻辑电路的分析方法在数字电路中，能够记忆输入脉冲个数的电路称为计数器。分类：按计数器中触发器是否同时翻转同步计数器异步计数器按计数器中的数字增减加法计数器减法计数器可逆计数器按计数器容量二进制计数器N进制计数器十进制计数器7.2计数器计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······7.2计数器7.2.1异步计数器（Asynchronouscounters）1、异步二进制计数器3位异步二进制加法计数器7.2计数器触发器为下降沿触发，Q0接CLK1,Q1接CLK2。若上升沿触发，则应Q0′接CLK1,Q1′接CLK2。7.2计数器7.2计数器3位异步二进制减法计数器触发器为下降沿触发，接CLK1,接CLK2。若上升沿触发，则应接CLK1,接CLK2。7.2计数器7.2计数器2、异步十进制计数器异步二－五－十进制计数器74LS290置0端置9端7.2计数器若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1～Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0~Q3引出，则得到8421码十进制计数器。7.2计数器74LS290功能表7.2计数器缺点：（1）工作频率较低；（2）在电路状态译码时存在竞争－冒险现象。异步计数器特点优点：结构简单7.2计数器n位二进制同步加法计数器的电路连接规律：驱动方程输出方程7.2.2同步计数器（Synchronouscounters）7.2计数器4位二进制同步加法计数器若计数脉冲频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。7.2计数器4位集成二进制同步加法计数器74LS161/163预置数控制端数据输入端异步复位端工作状态控制端进位输出(a)引脚排列图7.2计数器4位同步二进制计数器74161功能表74161具有异步清零和同步置数功能.7.2计数器4位同步二进制计数器74163功能表74163具有同步清零和同步置数功能.74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。7.2计数器驱动方程输出方程n位二进制同步减法计数器的连接规律：7.2计数器4位集成二进制同步可逆计数器74LS191预置数控制端使能端加／减控制端串行时钟输出7.2计数器4位同步二进制可逆计数器74LS191功能表74LS191具有异步置数功能.7.2计数器111011101110001000100双时钟加/减计数器74LS19374LS193具有异步清零和异步置数功能.7.2计数器2、同步十进制计数器同步十进制加法计数器:在同步二进制加法计数器基础上修改而来.同步十进制加法计数器74LS160与74LS161逻辑图和功能表均相同，所不同的是74LS160是十进制而74LS161是十六进制。7.2计数器同步十进制可逆计数器也有单时钟和双时钟两种结构形式。属于单时钟的有74LS190等，属于双时钟的有74LS192等。74LS190与74LS191逻辑图和功能表均相同；74LS192与74LS193逻辑图和功能表均相同。7.2.4任意进制计数器的集成芯片连接（Connectionofmodule-Ncounterwithintegratedchips）

利用现有的N进制计数器构成任意进制（M）计数器时，如果M<N，则只需一片N进制计数器；如果M>N，则要多片N进制计数器。实现方法置零法（复位法）置数法（置位法）7.2计数器置零法：适用于有清零输入端的集成计数器。原理是不管输出处于哪一状态，只要在清零输入端加一有效电平电压，输出会立即从那个状态回到0000状态，清零信号消失后，计数器又可以从0000开始重新计数。

7.2计数器置数法：适用于具有预置功能的集成计数器。对于具有预置数功能的计数器而言，在其计数过程中，可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CLK脉冲作用后，计数器会把预置数输入端D0D1D2D3的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。例1：解：置零法74LS160具有异步清零功能Q3Q2Q1Q00000000100100011010001010110当M<N时，一片N进制计数器即可实现7.2计数器11CLK110

当计数器记成Q3Q2Q1Q0＝0110时，与非门输出低电平信号给端，将计数器置零。置零信号不是一个稳定的状态,持续时间很短，有可能导致电路误动作。7.2计数器改进电路7.2计数器置数法74LS160具有同步置数功能0000000100100011010001017.2计数器11CLK110

LD′=0后，还要等下一个CLK信号到来时才置入数据，而这时LD′=0的信号以稳定地建立了，提高了可靠性。7.2计数器例:用集成异步二—五—十进制计数器74LS290接成六进制计数器（模六）。（不用其他元件）。已知74LS290的逻辑示意图和功能表。7.2计数器74LS290功能表7.2计数器Q3Q2Q1Q00000000100100011010001010110首先将74LS290接成8421BCD码的十进制计数器，即将CLK1与Q0相连，CLK0作为外部计数脉冲CLK。置零法构成六进制74LS290具有异步清零功能7.2计数器7.2计数器以下电路连接是否正确？警告:切不可将输出端相互短路！！7.2计数器这样接是正确的。7.2计数器置9法构成六进制Q3Q2Q1Q000000001001000110100100174LS290具有异步置9功能01017.2计数器当M>N时，需用多片N进制计数器组合实现串行进位方式、并行进位方式、整体置零方式、整体置数方式若M可分解为M=N1×N2(N1、N2均小于N），可采用连接方式有：若M为大于N的素数，不可分解，则其连接方式只有：整体置零方式、整体置数方式7.2计数器串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。并行进位方式：以低位片的进位信号作为高位片的工作状态控制信号。整体置零方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在计数器记为M状态时使RD′=0，将两片计数器同时置零。整体置数方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在某一状态下使LD′=0，将两片计数器同时置数成适当的状态，获得M进制计数器。7.2计数器例6.3.3

用两片同步十进制计数器接成百进制计数器.解：①并行进位方式7.2计数器②串行进位方式例6.3.4

用两片74LS160接成二十九进制计数器.解：①整体置零方式7.2计数器②整体置数方式7.2计数器一、寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。7.3寄存器和移位寄存器同步触发器构成4位寄存器边沿触发器构成（1）清零。，异步清零。即有：（2）送数。时，CLK上升沿送数。即有：（3）保持在、CLK上升沿以外时间，寄存器内容将保持不变。7.3寄存器和移位寄存器二、移位寄存器单向移位寄存器0010010011110110101

经过4个CLK信号以后，串行输入的4位代码全部移入寄存器中，同时在4个触发器输出端得到并行输出代码。

首先将4位数据并行置入移位寄存器的4个触发器中，经过4个CP,4位代码将从串行输出端依次输出，实现数据的并行－串行转换。7.3寄存器和移位寄存器7.3寄存器和移位寄存器单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CLK脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CLK脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CLK脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CLK脉冲后，寄存器便被清零。7.3寄存器和移位寄存器双向移位寄存器7.3寄存器和移位寄存器2片74LS194A接成8位双向移位寄存器7.3寄存器和移位寄存器Q0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS194用双向移位寄存器74LS194组成节日彩灯控制电路+5V+5VS1=0,S0=1右移控制+5V

CLK1秒Q=0时LED亮清0按键1k

二极管发光LEDQ0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS1947.3寄存器和移位寄存器本节小结寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。7.3寄存器和移位寄存器寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。本节小结：7.3寄存器和移位寄存器7.4.1环形计数器结构特点:D0=Q31.D触发器构成的环形计数器7.4环形计数器和扭环形计数器状态转换图:构成四进制计数器,不能自启动.7.4环形计数器和扭环形计数器2.用74LS194构成的环形计数器7.4环形计数器和扭环形计数器3.D触发器构成的自启动环形计数器7.4环形计数器和扭环形计数器状态转换图：

n位移位寄存器构成的环形计数器只有n个有效状态，有2n-n个无效状态。7.4环形计数器和扭环形计数器4.74LS194构成的自启动环形计数器7.4环形计数器和扭环形计数器用74LS194构成的自启动左移环形计数器的状态转换图

7.4环形计数器和扭环形计数器7.4.2扭环形计数器结构特点:1.D触发器构成的扭环形计数器7.4环形计数器和扭环形计数器状态转换图：7.4环形计数器和扭环形计数器2.74LS194构成的扭环形计数器7.4环形计数器和扭环形计数器7.4环形计数器和扭环形计数器3.D触发器构成的自启动扭环形计数器7.4环形计数器和扭环形计数器状态转换图：

n位移位寄存器构成的扭环形计数器有2n个有效状态，有2n-2n个无效状态。7.4环形计数器和扭环形计数器4.74LS194构成的自启动扭环形计数器7.4环形计数器和扭环形计数器根据设计要求画原始状态图最简状态图画电路图检查电路能否自启动1246选触发器，求时钟、输出、状态、驱动方程5状态分配3化简设计步骤:确定输入、输出变量及状态数2n-1<M≤2n7.5时序逻辑电路的设计方法例：试用JK触发器设计一个同步七进制计数器。

需要三个触发器。

Q2Q1Q0001000010011110100101解：（1）逻辑抽象，画出状态图。7.5时序逻辑电路的设计方法（2）列出状态表

111

110

101

100

011

010

001

000

001

010

011

100

101

000

110（3）求出状态方程（根据状态表画卡诺图）

0001111010Q2Q1Q0Q2n+1011010×00001111010Q2Q1Q0Q1n+1010101×00001111010Q2Q1Q0Q0n+1101001×07.5时序逻辑电路的设计方法（3）求出电路的驱动方程将上述状态方程与JK触发器的特性方程相比较得：7.5时序逻辑电路的设计方法（4）根据得到的驱动方程画出逻辑图。

CPFF2＆＆＆1J1KC1Q2Q2FF11J1KC1Q1Q1Q0Q0FF01J1KC1（5）检查电路能否自启动。

Q2Q1Q0001000010011110100101111为无效状态，根据卡诺图化简可知，111的下一个状态为000，回到有效循环，故所设计的时序电路能自启动。1117.5时序逻辑电路的设计方法第8章脉冲波形发生器•8.0概述•8.1施密特触发器•8.2555定时器

数字电路常常需要用到各种幅度、宽度以及具有陡峭边沿的脉冲信号，如触发器就需要时钟脉冲（CP）。脉冲信号产生要用多谐振荡器。

本章将介绍常用的施密特触发器、单稳态触发器和多谐振荡器，同时介绍一种多用途的定时电路——555定时器。

获取这些脉冲信号的方法通常有两种：①直接产生；②利用已有信号整形或变换得到。

脉冲信号整形则要用单稳态触发器和施密特触发器本章基本内容1.脉冲信号的定义（不对称方波）

三角波：

锯齿波：

按非正弦规律变化的信号均可称脉冲信号。方波：（对称方波）8.0概述2.脉冲信号的参数q=TW/T

占空比TwTVmv0tT

脉冲周期f=1/T

频率Tw脉冲宽度Vm幅值8.0概述2.施密特触发器特点：（1）输出有两种状态（输出为数字信号）；（2）输入采用电平触发;（3）对于正向和负向增长的输入信号，电路有不同的阈值电平（VT+和VT-）。1.什么是施密特触发器？

施密特触发器是具有滞后特性的数字传输门。8.1施密特触发器3.逻辑符号同相传输反相传输4.施密特触发器的电压传输特性8.1.1施密特触发器的基本概念5.施密特触发器与电压比较器8.1.1施密特触发器的基本概念G1、G2为CMOS门电路。电路中R1＜R2。1.电路构成2.工作原理分析（1）当vI=0V时，vO1≈

VDD，

vO≈

0V，

vI＇≈0V；0100

思考：为什么要求R1<R2？8.1.2由门电路构成的施密特触发器（2）当vI升高时，vI'

也升高。当vI'

达到1/2VDD时，G1、G2输出状态将发生翻转。此时对应的vI值称为VT+。（3）当vI大于VT+时，电路转到另一稳态：vO1≈0V，vO≈VDD

。VT+=VDD/2→0→1↑↑01008.1.2由门电路构成的施密特触发器（4）当vI由高变低时，vI'

也由高变低。当vI'≤1/2VDD时，