TCESA12482023小芯片接口总线技术要求

ICSCCSL T/CESA1248—Technicalrequirementsforchipletinterface2023-01-13发 2023-02-13实中国电子工业标准化技术协 发T/CESAT/CESA1248—T/CESAT/CESA1248— FlitID结 T/CESAT/CESA1248—T/CESAT/CESA1248—DoubleDataBitErrorPhysicalDataLinkDataLinkLayerFlowcontrolSerializerandeXtraShortUltraShortClockDataSpreadSpectrumContinuousTimeLinearDecisionFeedbackFeedForwardMulti-ChipRe-DistributedSystemInaSiliconFinfield-effectElectro-StaticHumanBodyCharged-Device1计算小芯片通过串行差分信号相连，这种场景通常在多个人工智能(ArtificialIntelligence，AI)芯小芯片接口总线技术的体系架构见图2，主要包括数据链路层(DataLinkLayer，DLL)、物理适配层(PhysicalAdaptationLayer，PAL)和物理层(PhysicalLayer，PHY)等，后面将不加区别使用中文2状态机(Statemachines)以及缓冲机制(Buffering)等功能。3PHPHPHY1TXD[150]和1RXD[1502GTs4GTs，6GTs8GTs12GTs16GTs。当PHTXP3:0TXN3:0RXP3:0RX[3:2GTs4GTs6GTsGT/s，1GT/，1GT/，2GT/，2GT/，2GT/，3GT/1。1速率与接口种类对应配置表128GT/s2,4,6,8,12,8GT/s*2,4,6,8,12,16,20,24,28,32GT/s*1128GT/s2224681216≤12≥16TX+RXFEC@<8TX+RXFEC@8~16TX+RXFEC@<8TX+RXFEC@8~1632468121620242832≤12≥16TX+RXFEC@<8TX+RXFEC@8~16T/CESAT/CESA1248—T/CESAT/CESA1248—TX+RXFEC@16~32TX+RXFEC@<8TX+RXFEC@8~16TX+RXFEC@16~324560：8bits；1：10bits；2：16bits；3：20T/CESAT/CESA1248—T/CESAT/CESA1248—当发送数据有效信号(TxDataValid)为1时，指示当前时钟周期下发送数据块起始指示信号4当接收数据有效信号(RxDataValid)为1时，指示当前时钟周期下接收数据块起始指示信号5接收机均衡请求信号(RxEqEval)在物理层模式配置(PHYMode)稳定和电源关断信号(PowerDown)处于0时拉起，指示发起接收机均衡(RXEqualizationEvaluation)；在链路均衡状态信息(LinkEqualizationEvaluationInformation677T/CESAT/CESA1248—T/CESAT/CESA1248—当发送数据有效信号(TxDataValid)为1时，指示当前时钟周期下发送数据块起始指示信号8当接收数据有效信号(RxDataValid)为1时，指示当前时钟周期下接收数据块起始指示信号9接收机均衡请求信号(RxEqEval)在物理层模式配置(PHYMode)稳定和电源关断信号(PowerDown)处于0时拉起，指示发起接收机均衡(RXEqualizationEvaluation)；在链路均衡状态信息(LinkEqualizationEvaluationInformationPHY的LinkEqualizationEvaluationInformation可以通过和RxEqEval信号握手方式传递给1011PCIe5.0/6.0Flit本协议不支持CXL1.1协议，对于PCIe非Flit模式与CXL.io一样采用70字节Flit模式处理。协议层870BFlit256BFlitPCIe256BFlitPCIePCIeCXLCXL12本文件对于PCIe5.0及以下协议可以采用上一节中描述的自定义协议规定的64字节数据格式传输，对于这种模式，其重传、循环冗余校验(CyclicRedundancyCheck，CRC)、前向纠错(Forwarderror13256Flit14256Flit15256Flit70字节Flit模式，可应用于CXL2.0或“CXL70B-EnhancedFlitMode1670Flit1770Flit18256Flit1970Flit20Flit物理适配层的功能是增加Flit头部信息或者是数据包的检错功能，其中，头部信息用于表征FltFli21协议256Flit22协议70Flit23FlitFlitID256字节FlitID9256FlitByteByteByte0：DLLP2~5DLLP数据；1：DLLP2~5OFCFlitByteRetry4ByteByteRetryAckNakByteRetry4ByteByteProtocolFlitControlByte70字节FlitID1070FlitByte2’b00无效；2’b01PCIeCXL.io；2’b10CXL.cachemem；2’b11ByteByte0：DLLP2~5DLLP数据；1：DLLP2~5OFCFlitByteRetry4ByteByteRetryAckNakByteRetry4ByteByteProtocolFlitControlByte𝑔𝑥=𝑥12+𝑥3+𝑥1+24CRC固在有限域GF(2nFEC𝑔𝑥=(𝑥+𝑎)(𝑥+𝑎2)⋯(𝑥+𝑎𝑛−1)(𝑥+ 𝑔𝑥=𝑥𝑛+𝑔𝑛−1𝑥𝑛−1+…+𝑔1𝑥+𝑔0式中，𝑔𝑖(𝑖=0~𝑛1)是系数，其实现结构见图2525FEC26×16lane256Flit27×16lane70Flit28PHY29256Flit3070Flit311132FFE𝑐−𝑚+···+𝑐−1+𝑐0+𝑐1+···+𝑐𝑛=𝑦𝑛= 𝐻𝑠=

𝐴𝐷𝐶——CTLE的DC𝜔𝑝1——第一极点：0.5𝜋*𝜔𝑝2——第二极点：2𝜋*33DFE𝑦𝑛=𝑥𝑛− 相比较于其它的传统的印刷线路板(PrintedCircuitBoard，PCB)、SIP等互连方式，小芯片互连为了节省功耗，每16根数据线有一个对应的数据总线反相（DataBusInversion，DBI）接口；为ESD的标准有两种情况：如果小芯片的信号没有在封装上引出(Packageout)，那么ESD的标准HBM：12TXData34Vix35Rx3613RXDataDQDQ2GT/s4GT/s，14差分串行总线接口TXVTX-DIFF-(2*|VTXD+-VTXD-VCM-RANGE-RLTX-RLTX-ZTX-DIFF-VTX-CM-AC-ITX-VTX-DC-VTX-IDLE-DIFF-AC-VTX-IDLE-DIFF-TTX-IDLE-TTX-IDLE-TO-DIFFLTX-16GT/s≤datarate≤328GT/s≤datarate<16Datarate<816GT/s≤datarate≤32ps,8GT/s≤datarate<16Datarate<815差分串行总线接口RXVRX-DIFF-VCM-RANGE-ILRX-RLRX-RLRX-ZRX-DIFF-VRX-IDLE-DETDIFFp-LRX-16GT/s≤datarate≤328GT/s≤datarate<16Datarate<81678.125,100,156.25,200,Clockphasenoiseoffsetfromnominalinput1101001MHz~1(IntegratedRJfrom12kHztops,(IntegratedRJfrom2MHztops,(0.75~10Mhzps,(0.2~50MHzps,(IntegratedRJfrom12kHztops,(IntegratedRJfrom2MHztops,(0.75~10Mhzps,(0.2~50MHzps,Duty371738常规封装小芯片间互连凸点排布示意图（1639常规封装小芯片间互连凸点排布示意图（164中X表示两个对齐交错列的凸点距离，Y表示两个对齐交错行的凸点间距，Z表示两个不同YZZ大。X值是依据基板焊盘（孔上）尺寸和基板线宽线距来定义，从性能考虑凸点间距应尽量满足：焊盘最小直径+3倍基板最小线宽+4倍基板最小线距（以15μm的凸点节距为例，推荐X值为25μm；40交错分布方式的凸点设计示意图41TX/RX1842常规封装小芯片间互连示意图（1643常规封装小芯片间互连示意图（1644451946先进封装示意图（通过转接板信号互连47先进封装示意图（基于扇出面朝上工艺，通过硅桥转接板信号互连48先进封装示意图（基于扇出面朝下工艺，通过硅桥转接板信号互连49先进封装示意图（基于扇出工艺，通过重布线层信号互连20505152 (c)TX&RX在边53先进封装小芯片间互连凸点排布1）（通过转接板信号互连）2154先进封装（通过转接板信号互连）22通过硅桥转接板信号互连链路模型55先进封装（采用扇出工艺，通过硅桥转接板信号互连）23通过重布线层信号互连链路模型56先进封装（采用扇出工艺，通过重布线层信号互连）24(Pseudo-RandomBinarySequence，PRBS)多项式对测试码型产生器和码型检查器进行自定义编程。在计算机快速链接规范第二次修订版本2020年10月(ComputeExpressLinkSpecificationRevision2.0,October,2020)快速外围器件接口基础规范第五次修订1.02019年5月(PCIExpressBaseSpecificatio