数字电路与系统 课件 第3章 门电路与数字集成电路

第3章门电路与数字集成电路8学时2025/7/231学习目标与内容学习目标了解数字IC的特点和重要性理解实现逻辑功能的门电路结构及其工作原理理解特殊功能的门电路结构理解数字电路的电气参数，阅读并理解芯片数据手册(datasheet)理解电路可编程原理熟悉并使用可编程逻辑器件学习内容数字集成电路的类型及其特点逻辑电平与逻辑约定基本逻辑门的电路结构特殊功能的门电路结构及原理器件电气参数输入/输出的电压和电流器件延时功耗电路可编程的原理及其实现方法可编程逻辑器件及其应用2025/7/232数字集成电路概述集成电路模拟集成电路数字集成电路模/数混合射频集成电路集成电路硅基GaAs…集成规模：SSI,MSI,LSI,VLSI,ULSI,GSI2025/7/233硅基数字集成电路BiMOSMOSECL/CMLTTLI2LNMOSPMOSCMOSLSALS/ASSFSTLISL双极标准逻辑集成电路可编程集成电路专用集成电路集成电路芯片2025/7/234标准逻辑芯片专用芯片可编程芯片晶圆芯片封装结构DIPPLCCBGAQFP…芯片设计工具，光刻机…核心技术国产化的重要性！数字集成电路参数优点：抗干扰能力强，稳定性好易于超大规模集成，构成复杂芯片精度高，处理能力强便于记录和存储易于小型化和集成化低功耗…2025/7/235TTL的2输入与非门不同工艺系列的电路特性参数（单位）符号74S74LS74AS74ALS74F最大传输延迟(ns)tPD391.743单个门的功耗(mW)

19281.24速度-功耗积(pJ)

571813.64.812低电平输入电压(V)UILMAX0.80.80.80.80.8低电平输出电压(V)UOLMAX0.50.50.50.50.5高电平输入电压(V)UIHmin2.02.02.02.02.0高电平输出电压(V)UOHmin2.72.72.72.72.7低电平输入电流(mA)IILMAX-2.0-0.4-0.5-0.2-0.6低电平输出电流(mA)IOLMAX20820820高电平输入电流(μA)IIHMAX5020202020高电平输出电流(μA)IOHMAX-1000-400-2000-400-10003.2CMOS门电路逻辑约定：电压范围与0/1的对应关系器件类型不同（CMOS,TTL等），0/1对应的电压范围不同电源电压不同（5V，3.3V,1.8V），0/1对应的电压范围不同输入、输出，0/1对应的电压范围也不同2025/7/236逻辑1（高电平）

逻辑0（低电平）未定义逻辑电平(过渡区域)5.0V3.5V1.5V0.0V逻辑0（高电平）

逻辑1（低电平）5.0V3.5V1.5V0.0V(a)正逻辑约定(b)负逻辑约定单一逻辑约定逻辑非符号，小圆圈，仅表示“逻辑非”的关系混合逻辑约定极性指示符号，三角箭头，表示低电平信号名称：后缀_L电平标准2025/7/2375.0V4.44V3.5V2.5V0.5V1.5V0.0V5VCMOSGNDUDDUOHUIHUTUOLUIL1.5VCMOS1.5V1.15V0.975V0.75V0.35V0.525V0.0VGNDUDDUOHUIHUTUOLUIL1.8VCMOS1.8V1.35V1.17V0.9V0.45V0.63V0.0VGNDUDDUOHUIHUTUOLUIL2.5VCMOS2.5V2.0V1.7V1.2V0.4V0.7V0.0VGNDUDDUOHUIHUTUOLUIL3.3VLVTTL3.3V2.4V2.0V1.5V0.4V0.8V0.0VGNDUDDUOHUIHUTUOLUIL5VTTL5.0V0.0VGNDUDD2.4V2.0V1.5V0.4V0.8VUOHUIHUTUOLUIL芯片制造流片符合电平标准等会要求PCB设计制造控制匹配、驱动和干扰3.2.2MOS管CMOStransistorBasicswitchinmodernICsdoesnotconduct0conducts1gatenMOSdoesnotconduct1gatepMOSconducts0Silicon--notquiteaconductororinsulator:

SemiconductoragatesourcedrainoxideApositivevoltagehere...(a)ICpackageIC...attractselectronshere,turningthechannelbetweenthesourceanddrainintoaconductor8MOS管特性N沟道增强型N沟道耗尽型P沟道增强型P沟道耗尽型9CMOS非门电路UI为低电平时，如UI=0V，NMOS的栅极电压UGSN=UG-US=UI=0V，小于UGS(th)N，NMOS管截止，PMOS负载管导通，等效于一个较小的导通电阻RON，UO≈UDDUI为高电平时，如UI=UDD，NMOS管导通，而PMOS负载管截止,

UO≈0输出电压范围与输入电压范围相反。“非”逻辑关系2025/7/2310UOUDDTPTNUI1UIUOUIUOUDD开关模型CMOS与非门电路当A和B两个输入都为低电平时，TNA和TNB都截止，而TPA和TPB都导通，输出端F为高电平。当A输入为低电平，B输入为高电平时，TNA截止，TPA导通，TNB导通，TPB截止。由于TNA与TNB串联，输出端F与地之间的通路是很大电阻，等效于断开。TPA与TPB并联，因此输出端F与电源UDD之间的通路是导通。因此输出F是高电平。当A输入为高电平，B输入为低电平时，同样的分析得知输出端F为高电平。当A和B输入都为高电平时，TNA和TNB都导通，而TPA和TPB都截止，因此输出端F为低电平。2025/7/2311ABFUDDTNBTNATPBTPAABF001011101110正逻辑约定负逻辑约定时，逻辑关系是什么？&ABF与非门等效的开关状态2025/7/2312CMOS或非门电路自行推导，过程，结论是什么？总结CMOS电路的结构特点?2025/7/2313ABFUDDTNBTNATPBTPA≥1ABFCMOS电路特点PMOS管组成的上拉电路和NMOS管组成的负载构成上拉电路与输入电路组成对称关系，串联

并联“与”——NMOS串联，PMOS并联“或”——NMOS并联，PMOS串联分析图示电路功能2025/7/2314上拉电路负载电路UDDX0…XnFF=(AB+CD)’ABFTNBTNATPBTPAUDDCDTNCTNDTPCTPD与非结构，或非结构给定制程工艺，相同硅片面积情况下，NMOS导通电阻比PMOS小Whichisfaster,k-inputNANDor

m-inputNORgate?NAND为NMOS串联，PMOS并联——小电阻串，大电阻并NOR为NMOS并联，PMOS串联——小电阻并，大电阻串与非门的输入端可以更多，即“扇入”系数更大设计需求的门输入端数量（如20），实际器件无法满足时，如何处理？2025/7/2315门电路设计例：F=(A⸱B⸱C+C⸱D)’的CMOS电路需要多少MOS管？使用CMOS标准逻辑门——非门，与非门，或非门表达式变换为F=((A⸱B⸱C)’’+(C⸱D)’’)’3入与非门，非门，2入与非门，非门；2入或非门（6+2）+（4+2）+4=18个MOS管原表达式CMOS对称结构直接设计需要10个MOS管变换为F=((A⸱B+D)⸱C)’——8个2025/7/2316DABFUDDCABCDFDABFUDDC优化设计3.2.3特殊功能门电路第1章数/模转换，数字控制开关导通而传输模拟量！传输门(模拟开关)控制信号C为高电平，如UDD，相应地C_L为低电平时，如果0≤UI≤UDD-UGS(th)N，则NMOS管导通；如果〡UGS(th)P〡<UI≤UDD，则PMOS管导通，传输门导通(小于1kΩ)控制信号C为低电平，如0V，相应地C_L为高电平，如UDD时，NMOS管和PMOS管都截止，传输门断开(大于106kΩ)思考：如何用模拟开关构建数模转换电路的单刀双掷开关？2025/7/2317UI/UOUDDTPTNCC_LUO/UI电平要求，极性指示符×1

11UI/UOCUO/UI1×1

11UI/UOCC_LUO/UI电路符号与非门输出若短路，什么现象？2025/7/2318多个信号需要从同一路径传输，并接到一起，可行吗？若要将信号通路断开，怎么实现？特殊功能门电路三态门：除了高电平，低电平外，还有第3种状态——高阻(Hi-z)开路门——漏极开路(OD)，集电极开路(OC)三态门2025/7/2319

EN=0，C=1,TpOFFB=1,D=0,Tn

OFF

输出端浮空，高阻，Hi-z

EN=1，C=A’,B=0,D=A’

Acontrolsoutputlogiclevels:0or1UDDOUTENABCDTpTn低电平和高电平外，第三种状态是什么状态？高阻状态ENENAFENENAFEN_LENAFEN_LENAF电路符号三态门分析电路？2025/7/2320AENTNTPUDD×1

111FATNTP1TPUDDEN_L≥1FAEN_LTN1TNATP1TPAUDD1FEN=L时，传输门断开，F为高阻EN=H时，传输门导通，F=AEN_L=L时，TP1导通或非门等效为非门(正逻辑约定)，F=AEN_L=H时，

TP1截止，或非门输出为L(正逻辑约定)，

TN截止，F为高阻EN_L=L时，TP1导通，

TN1栅极为H而导通，F=A’EN_L=H时，

TP1截止，TN1栅极为L而截止，F为高阻三态门应用2025/7/2321总线

总线传输EN1，EN2，EN3任何时候，最多只能一个有效若2个或2个以上同时有效，后果如何？三态门应用2025/7/2322ABTG1G2

ENEN1双向传输A0B0总线双向传输T=L(0)时，三态门G1使能有效而导通，G2使能无效而高阻，ABT=H(1)时，三态门G1使能无效而高阻，G2使能有效而导通，BA分时双向OE_L=L(0)时，T=0，或非门G3输出1，而使得三态门导通；G4输出0而使得三态门高阻，BAT=1，G3输出0而使得三态门高阻；G4输出1而使三态门导通，ABOE_L=H(1)时，G3,G4输出都为0，而使得三态门都为高阻，即A与B之间断开8286OE_LTA1A2A3A5A4A6A7B1B2B3B5B4B6B7G3G4开路门负载要求大电流？集成芯片不能提供。多个并联输出！输出状态不一致的后果？开路门：门电路的输出级与内部电源之间断开，即门的输出级无源。无电源怎么工作？解决方法：芯片输出端通过电阻（上拉电阻）而接芯片外的电源！2025/7/2323希望R尽量小，减少上升时间R太小则吸收电流太大应用：驱动发光二极管等大电流、线与、总线&CD&ABF=(A·B)’·(C·D)’=(A·B+C·D)’&ABF电路符号FUDDR

芯片外上拉电阻ABUDDTNATNB线与：任何一个开路门的输出为低(NMOS导通)时，则F为低UDDR上拉电阻F上拉电阻外接上拉电阻R取多少？2025/7/2324UDD=+5VHCTLS-TTLIRRUOLIOL……(a)输出低电平&LL&HH&LL&LL&&UDD=+5VHCTLS-TTLIRRUOH……(b)输出高电平&IIH&LL&LL&LL&LL&IIHIR+m×IIL≤IOL

(m×IIH)×R≤UDD-UOHmin输入L使得NMOS截止，且输出端为低电平，电流可忽略输入低电平使得NMOS截止，输出端相当于悬空，忽略输出端的电流ABUDDTNATNB作用：使输出信号边沿更陡工作原理UI为0V时，UA为低电平，输出UO为低电平L当UI增加时，UA也增加但未到达G1的阀值时，输出UO低电平L不变UI增加到使得UA略超G1阀值时，G1输出由H到L跳变，UO也由L到H跳变，此时UO由R1和R2分压，而使得UA也成比例往上跳变更大于阀值若UI继续再增加，输出UO保持高电平H若UI由大减小，

UA也成比例减小，

UA略小于G1的阀值电压时，G1输出由L到H，

UO输出由H到L。反馈使得UA更加小于G1阀值UI再减小，

UO输出保持低电平L施密特触发器2025/7/2325UIUoUT-UT+电压传输特性11R2R1G2G1UAUIUOR2>R1施密特触发器正向阈值电压(忽略门电流)负向阈值电压回差电压2025/7/2326电路符号11R2R1G2G1UAUIUOR2>R1施密特触发器在图示的由两个非门构成的施密特触发器电路中，如果门A，B是CMOS门电路，R1=10kΩ，R2=20kΩ，门的阈值电压UT=1.1V，并认为UOL≈0V，UOH

≈2UT，请计算阈值电压UT+，UT-和回差△UT2025/7/2327可求得：UIUoUT-UT+11R2R1G2G1UAUIUOR2>R1施密特触发器应用2025/7/2328WaveformchangePulsetransferMagnitudedistinguish3.3集成电路的电气特性电压传输特性输入低电平，输出高电平输入电平增加到一定值，输出电平急剧减小输入高电平，输出低电平电流传输特性输入低电平时，NMOS截止，消耗电流小输入高电平时，PMOS截止，消耗电流小输入电平位于阀值附近时，NMOS和PMOS都不截止，电流较大。但由于上升沿，下降沿陡，仅为瞬时（尖峰）电流2025/7/2329UGS(th)N0UDDUOⅠⅡⅢⅣⅤUDDUDD+UGS(th)PUIUGS(th)N0UthIDSⅠⅡⅢⅣⅤUDDUDD+UGS(th)PUIUDD=+5.0VUOUITpTn0101输出特性低电平输出特性输入高电平UDD时，PMOS截止，NMOS导通，输出低电平电流经负载流入NMOS到芯片内部地高电平输出特性输入低电平0V时，NMOS截止，PMOS导通，输出高电平电源经PMOS流出负载到地输入信号加载在MOS管的栅极，电流极小IIH

：输入为高电平时，输入端的输入电流IIL

：输入为低电平时，输入端的输出电流2025/7/2330UI=UDDUO=UOLTNIOLTPUDD输出高电平时等效电路TNTPUDDUO=UOHUI=0VIOLRL灌电流，从负载输入拉电流，输出到负载输出低电平时等效电路非理想输入的电路特性当输入电压不那么理想（高电平接近电源，低电平接近地）时，无论NMOS还是PMOS就没有那么理想的“截止”或“导通”，相应地输出高电平电压会下降，而低电平电压会抬升2025/7/2331UDD

=+5.0V400

2.5k

UI1.5VUO4.31VUDD

=+5.0V4k

200

UI3.5VUO0.24V若UI增加到1.5V,那么PMOS等效电阻RP也增加，如400，NMOS等效电阻RN减小，如2.5kWheninputvoltagenotideal,outputalsobadandconsumptionmorepower

若UI从高电平降低到3.5V，PMOS从截止到微导通，RP减小，如4kΩ，RN增加，如200Ω

3.3.274器件电气参数符号参数测试条件1最小值典型值2最大值单位UIH输入高电平保证逻辑高电平3.15--VUIL输入低电平保证逻辑低电平--1.35VIIH输入高电流UDD=MAX,UI=UDD--1μAIIL输入低电流UDD=MAX,UI=0V---1μAUIK二极管夹断电压UDD=Min,IN=-18mA--0.7-1.2VIIOS短路电流UDD=MAX3,UO=GND---35mAUOH输出高电平UDD=MinUI=UILIOH=-20μAIOH=-4mA4.43.844.4994.3--VUOL输出低电平UDD=MinUI=UIHIOL=20μAIOL=4mA--0.0010.170.10.33VIDD静态电流UDD=最大值UI=GND或UDD,IO=0-210μA正常工作范围内的开关特性，CL=50pF符号参数测试条件4最小值典型值最大值单位tPD传输延迟A或B至Y-919nsCI输入电容UI=0V-310pFCPD每门能耗电容无负载-22-pF2025/7/2332逻辑电平与噪声容限电平/电压UOHmin：为输出高电平时的最小输出电压。UIHmin：保证能被识别为高电平的最小输入电压。UOLMAX：输出为低电平时的最大值输出电压。UILMAX：保证能被识别为低电平的最大输入电压。噪声容限低电平噪声容限：UNL=UILMAX-UOLMAX高电平噪声容限：UNH=UOHmin-UIHmin2025/7/23330V0VUOLMAXUILMAXUNLUDDUDDUOHminUIHminUNHG1G211宽以待人，不吃亏！电平标准2025/7/23345.0V4.44V3.5V2.5V0.5V1.5V0.0V5VCMOSGNDUDDUOHUIHUTUOLUIL1.5VCMOS1.5V1.15V0.975V0.75V0.35V0.525V0.0VGNDUDDUOHUIHUTUOLUIL1.8VCMOS1.8V1.35V1.17V0.9V0.45V0.63V0.0VGNDUDDUOHUIHUTUOLUIL2.5VCMOS2.5V2.0V1.7V1.2V0.4V0.7V0.0VGNDUDDUOHUIHUTUOLUIL3.3VLVTTL3.3V2.4V2.0V1.5V0.4V0.8V0.0VGNDUDDUOHUIHUTUOLUIL5VTTL5.0V0.0VGNDUDD2.4V2.0V1.5V0.4V0.8VUOHUIHUTUOLUIL输出电流与扇出系数电流IIL：输入为低电平时，流出输入端的最大电流。IIH：输入为高电平时，流入输入端的最大电流。IOLMAX：输出为低电平且仍能使输出电压不大于UOLMAX时，输出端能吸收的最大电流。即灌电流。IOHMAX：输出为高电平且仍能使输出电压不小于UOHmin时，输出端能提供的最大电流。即拉电流。扇出系数N=min(┌IOH/IIH┐，┌IOL/IIL┐)前面参数表，计算驱动同类型门的扇出系数？2025/7/2335超负载的后果负载超过了门所能提供的扇出能力，会有如下问题：输出低电平时，输出电压UOL↑可能会高于UOLMAX。输出高电平时，输出电压UOH↓可能会低于UOHmin。输出的传输延迟会增加↑。电平转换的上升沿↑和下降沿时间会增加↑。功耗会增加↑，从而温度会上升↑，可靠性降低↓，甚至引起器件失效未用输入端2025/7/2336FA&UDD10kΩFA&1kΩAF≥1不能超负荷！机能损伤，无可还原动态特性传播延迟tPHL，tPLH：信号通过器件所经历的时间，即从输入信号的变化时刻点起，到由该信号引起的输出信号变化时刻点止之间的时间转换时间：器件从高电平（或低电平）变为低电平（或高电平）所需的时间称为转换时间，即tr和tf。连线不是理想导线，存在等效电阻R和电容C，连线延迟时间：0.4×R×C2025/7/2337UIUOtPHLtPLHtPHLtPLHUIUO动态特性功耗静态功耗：动态功耗：状态转换（电流特性）、等效负载高电平/低电平转换，产生电流尖峰，即电源上叠加毛刺。加去耦电容滤除2025/7/2338

UGS(th)N0UthIDSⅠⅡⅢⅣⅤUDDUDD+UGS(th)PUI3.4可编程逻辑器件——可编程原理2025/7/2339UDDUIOutInFuseT1熔丝结构一次性SDGeGfCInOut浮置栅可擦可编程紫外线，电擦除存储位InOut×1111存储位可编程012k-1…译码器A0A1Ak…存储单元…………存储单元存储体输入/输出控制查找表(真值表)-存储器&&≥11SABF多路选择器F=S’A+SBB=1时，F=A+SB=A’时，F=S⊕A01GMUX10S1AB01GMUX10S2CD01GMUX10≥1S4S3FF=(S3+S4)’⸱(S1’⸱A+S1⸱B)+(S3+S4)⸱(S2’⸱C+S2⸱D)可编程：改变基本电路的结构而变换其功能，改变连接关系。且后期而非制造时实现在线可编程可编程器件和实现方法可编程逻辑器件ROM(ReadOnlyMemory)–存储器译码电路固定，存储内容可变且分时输出（等效或），查找表结构PLA(ProgrammableLogicArray)–与阵列、或阵列均可编程PAL(ProgrammableArrayLogic)–与阵列可编程，或阵列固定CPLD(ComplexProgrammableLogicDevice)

–PAL扩展FPGA(FieldProgrammableGateArray)–二维矩阵结构，逻辑功能块、输入/输出块、连线均可编程2025/7/2340固定固定3.4.3小规模可编程逻辑器件任何逻辑函数表达式都可以表示为”与或”式，”与”、”或”可编程可编程逻辑阵列(ProgrammableLogicArray)，与、或均可编程可编程阵列逻辑(ProgrammableArrayLogic)，”与”可编程，”或”固定2025/7/2341OEA1&B1C1D1≥1F0EN≥1F1EN≥1F2EN&&&&&&&OEA1B1C1D1&≥1F0EN&&&&&&&&&&&&&&&≥1F1EN≥1F2EN≥1F3EN&&示例画出实现下列逻辑函数的PLA可编程连接点阵图F1=AB+CD’+AC+A’B’C’D=Σm(1,2,6,10,11,12,13,14,15)F2=A+CD+B’C’=Σm(0,1,3,7,8,9,10,11,12,13,14,15)解：PLA与阵列及或阵列均可编程，从逻辑函数可知4变量输入,2个函数输出函数F1有9个最小项。函数F2有12个最小项，其中7个最小项在F1中出现，因此共有14个最小项需要4×14×2规模的PLA阵列结构2025/7/2342示例2025/7/2343DCBA4×14×2F1=AB+CD’+AC+A’B’C’D=Σm(1,2,6,10,11,12,13,14,15)F2=A+CD+B’C’=Σm(0,1,3,7,8,9,10,11,12,13,14,15)m1m2m3m4m7m9m10m5m6m8m11m12m14m15m13m0F1F2PAL输出结构不仅可实现组合，还可通过触发器实现时序2025/7/2344(a)可编程输入/输出结构I01I1111&&&&I/O0≥1EN&&&&I/O1≥1ENCLK(b)寄存器输出结构1DQC1I/O0I01I1111&&&&≥1&&&&≥11DQC1I/O1通用可编程GAL综合实现多个型号的PLA，PAL可编程与阵列“固定”或阵列可编程输出宏单元16输入/8输出组合/时序电路2025/7/2345GAL16V8电路结构图1OLMC（19）192OLMC（18）183OLMC（17）174OLMC（16）165OLMC（15）156OLMC（14）147OLMC（13）138OLMC（12）12911CLKOE通用可编程GAL输出逻辑宏单元特性提供时序逻辑电路需要的触发器；具有多种输入/输出形式提供内部信号反馈分配控制信号，如时钟信号、复位信号、三态使能信号等；共享乘积项；输出逻辑极性可变2025/7/2346反馈信号FMUX10-11-0-10-0C1Q1DQ1AC1(m)AC0AC1(n)来自邻级输出与阵列XOR(n)TSMUX00011011AC1(n)AC0UDDPTMUX01CLKCLKOEOEOMUX01EN≥1&≥1=11宏单元的工作模式信号反相输出组合输出/时序输出三态使能内部反馈乘积项禁止位32位XOR(n)4位乘积项禁止位32位SYN1位AC1(n)8位AC01位XOR(n)4位PT63PT32PT31PT012151619121982位GAL16V8结构控制字3.4.4复杂可编程逻辑器件CPLD功能块(宏单元)互联矩阵输入/输出2025/7/2347功能块1宏单元1~18功能块2宏单元1~18功能块k宏单元1~18..