《EDA技术》自测题题库2

电子科技大学网络教育学院自测题二

EDA技术课程自测题（120分钟）考试日期年月日

—二三四五七八九十总分评卷教师

一、填空题：（30分，每小题3分）

1.传统电路设计思想是,EDA设计思想是

2.FPGA的主要结构特点是_____________________________________________________________

CPLD的主要结构特点是____________________________________________________________

3.MAX+PLUSII编译器（compiler）的基本作用是

4.用MAX+PLUSII进行VHDL文本编译时，其项目名应与和相同。

5.ByteBlaster^。

6.一个实体可以对应结构体，其含义是o

7.VHDL语句分为、e

8.元件例化语句中的端口映射方式有、

9.已知信号daia：sld」ogic_veclor（7downio0）,则该信号的属性为：

data,left=、data,right=、data,high=、

data,low=、data,range=、data'length二。

10.如果时序进程用了敏感信号表，要求把复位信号放在敏感信号表中，

_______________________________________________不要求把复位信号放在敏感信号表中。

二、简述题；（20分，每小题10分）

1.什么是逻辑综合和仿真？其作用是什么？

2.信号与变量的区别是什么？

三、改正以下程序中的错误，简要说明原因，并指出可综合成什么电路（24分，每小题8分）

1.libraryieee;

useieee.std_logic_lI64.all;

entitytestis

port(d1,d2:instdjogic;

sei:instd_logic;

q:outstdjogic);

endtest;

architectureilloftestis

begin

processed1,d2,sei)

begin

caseseiis

whent0,=>q<=dl;

whenT=>qv=d2;

endcase;

endprocess;

endrtl;

2.libraryiccc;

useieee.sld_logic_1164.aH;

entitytestis

port(d1,d2:instdjogic;

sei:instd_logic;

q:outstdjogic);

endtest;

architectureilloftestis

begin

processed1,d2,sei)

begin

q<=dlwhensei='O'else

d2;

endprocess;

endrtl;

3.libraryiccc;

useieee.std_logic_l164.all;

entitytestis

porl(clk:instd_logic;

count:bufferstd_logic_vector(3downto0));

endtest;

architecturertloftestis

begin

pn)cess(clk)

begin

ifclk'cvcntandclk=*rthen

count<=coun（+l;

endif;

endprocess;

endrtl;

四、用VHDL设计设计电路：（26分）

I.用VHDL设计一个有清零输入、用于秒计数（60进制）的计数器，个位、十位分别输出。（16分）

2.VHDL设计一个8位的串入串出移位寄存器。（10分）

解答:

一、填空题：（30分，每小题3分）

三、改正以下程序中的错误，简要说明原因,并指出可综合成什么电路(24分，每小题8分)

1.libraryieee;

useieee.std_logic_l164.all;

entitytestis

解答：

port(dl.d2:instd_logic;

由于std」ogic是多值逻辑系统，在case语句

sei：instd_logic;

中应穷举sei的所有值，因此case语句中应加卜.如

q:outstdjogic);

如下语句：

endtest;

whenothers=>q<=,X,;

architecturertloftestis

begin

该描述的是二选一选择器。

process(d1,d2,sei)

begin

caseseiis

whenl0'=>q<=dl;

when*r=>q<=d2;

endcase:

endprocess;

endrtl;

2.libraryieee;

解答：

useieee.std」ogic_l164.all;

条件信号赋值语句是并行语句，不能放在进

entitytestis

程语句中。在结构体中直接使用条件信号赋值语

port(d1,d2:instdjogic;

句,如下：

sei:instd_logic;

architecturertloftestis

q:outstdjogic);begin

endtest;q<=dlwhensei='O'else

architecturertloftestisd2;

endrtl;

begin

process(dI,d2,sei)

该描述的是二选一选择器。

begin

q<=dlwhensei='O'else

<12;

endprocess;

endrtl;

3.libraryieee;

useieee.std_logic_l164.all;

entitytestis

port(clk:instd_logic;

count:buffers(d_logic_vector(3downto0));

endtest;

解答：

architecturertloftestis

题中使用了不同类型的相加运算

begin

(std_logic_vector+integer),应调用相应()勺重载运

算符，因此应在前面加上如下语句：

usestd_logic_unsigned.all;

该电路描述的4位加法计数器。

process(clk)

begin

ifelk'eventandclk=,l?then

count<=count+l;

endif;

endprocess;

endrtl;

四、用VHDL设计设计电路:(26分)

1.用VHDL设计一个有清零输入、用于秒计数(60进制)的计数器，个位、十位分别输出。(16分)

解：libraryieee;

useieee.std_logic_1164.all;

entityclock60is

port(reset,clk:instd_logic;

entkoutintegerrange0to9;

cnt2:outintegerrange0to5);

endclock60;

architecturertlofclock60is

signaltlintegerrange0to9;

signalt2:integerrange0to5;

begin

cntl<=tl;

cnt2<=t2;

proccss(reset,elk)

begin

ifreset二Tthen

tl<=0;

t2<=0;

elsifclk^eventardclk=,I'then

if11=9then

tl<=0;

ift2=5then

t2<=0;