面向多芯粒互连微系统架构的可测性设计方法

1面向多芯粒互连微系统架构的可测性设计方法本文件规定了面向多芯粒互连微系统架构的可测性设计方法，包括芯粒数字IO互连测试、SERDES接口互连性测试及测试系统重定向方法。本文件适用于信号处理等领域内多芯粒系统的可测性设计，旨在提高多芯粒互连微系统架构的测试效率、降低测试开销，为多芯粒系统中数字IO和SERDES两类接口提供一种测试方法。2规范性引用文件下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单）适用于本文件。GB/T9178-1988集成电路术语UniversalChipletInterconnectExpress(UCIe)®:AnopenstandardfordevelopingasuccessfulchipletecosystemIEEEStd1149.1-2013标准测试访问端口和边界扫描架构IEEEStd1149.6-2003用于测试高级数字网络的边界扫描标准IEEEStd1687-2014IEEEStd1838-2019可访问芯片内仪器的接口和架构（InternalJTAG，IJTAG）高速I/O接口的测试和调试3术语和定义下列术语和定义适用于本文件。3.1数字信号DigitalSignal不重叠值域为有限的随时间变化的物理量，用来传输或处理信息的。[来源：GB/T9178-1988集成电路术语]3.2数字IO互连测试DigitalIOInter-ChipletInterconnectTesting通过边界扫描技术测试芯粒间数字IO接口的连通性，包括开路、短路等故障检测。3.3重定向TAP控制器RedirectionTAPController实现芯粒内的边界扫描链移位路径及测试模式的快速重构。3.4基于标准状态机功能扩展的快速配置方法ExtendedStandard-FSM-BasedFastConfigurationMethod基于IEEE1149标准TAP控制器状态机，增加Update-IR、Update-DR、Run-Test/Idle、Select-DR、Capture-DR五个状态的赋值功能，完成配置寄存器的赋值。3.5边界扫描链组BoundaryScanChainGroup多芯粒系统中，基于芯粒间互连关系对单芯粒边界扫描链划分的若干组合。3.6远端回环测试Far-endLoopbackTest发送端输出的模拟信号经远端设备物理层后反馈至接收端的测试。3.7双模式访问配置Dual-ModeAccessConfiguration多芯粒系统中，支持JTAG或总线接口对SERDES控制寄存器进行配置，实现回环测试。3.8段插入位SegmentInsertionBit扫描链上的单比特寄存器，用于控制该扫描链的可旁路段是否包含在激活的移位路径中。[来源：IEEEStd1687-2014]3.9段前插入位SegmentForward-InsertBit将段插入位插入到测试数据寄存器段前，避免配置移位窗口重叠导致对段插入位的强制赋值。3.10测试系统重定向TestSystemRedirection2通过可重构测试网络协调多芯粒互连微系统中模块的并行测试、测试旁路，实现系统级测试重定向，降低测试开销。4缩略语缩写英文全称中文名称BISTBuilt-InSelf-Test内建自测试BSCBoundaryScanChain边界扫描链DFTDesignforTestability可测性设计FPPFlexibleParallelPort灵活并行测试访问接口FSMFiniteStateMachine有限状态机I/OInput/Output输入/输出ICLInstrumentConnectivityLanguage仪器连接语言IJTAGInternalJointTestActionGroup内部联合测试行动组JTAGJointTestActionGroup联合测试行动组KGDKnownGoodDie通过所有必要的测试，被确认为功能正常、没有缺陷的裸芯PCSPhysicalCodeSublayer物理编码子层PDLProceduralDescriptionLanguage过程描述语言PHYPhysicalLayer物理层RXReceiver接收器SERDESSerializer/Deserializer串行器/解串器SFIBSegmentForward-InsertBit段前插入位SegmentInsertionBit段插入位TAPTestAccessPort测试访问端口TDRTestDataRegister测试数据寄存器TXTransmitter发送器5总体概述面向多芯粒互连微系统架构的可测试性设计架构如图1所示，包括TAP控制器、边界扫描测试电路、SERDES测试电路、内部IP测试电路、TDO控制器等，系统测试中通过JTAGTDI输入测试电路所需的控制信号，由TAP控制器选择访问的芯粒、IP及片间互连端口，在测试完成后控制TDO输出相应模式下的测试数据。其核心组件与设计方法如下：a)芯粒数字IO互连可测试性设计：基于IEEE1149.1/1149.6标准的边界扫描链，通过测试访问端口访问互连端口的边界扫描单元，采用重定向TAP控制器、边界扫描链组和测试重定向控制器检测芯粒数字IO物理连接的完整性，在不增加额外测试端口的前提下，满足多芯粒互连微系统的互相操作和跨片测试需求；b)芯粒SERDES接口互连性测试设计：通过JTAG或总线的双模式方法，实现SERDES测试配置、回环测试，验证SERDES接口的物理层内部逻辑功能、物理链路信号传输功能及速率；c)测试系统调度及重定向：基于可重构测试网络分配测试资源，通过SFIB开关构成的测试访问网络配置测试路径，旁路未激活芯粒或IP的扫描链，实现低开销的测试网络灵活重构与高效控制，优化多芯粒测试任务。3图1多芯粒互连微系统可测性设计总体架构示意图6设计依据6.1总体要求在多芯粒互连微系统中，参与集成的单个芯粒应对其内部逻辑单元、嵌入式存储器、高速接口IP、IO等进行测试保证其为KGD。6.2测试访问接口要求参与集成的单个芯粒应采用符合IEEE1149.1/1149.6、IEEE1687、IEEE1838中一个或多个标准的测试访问端口，包含五条信号线：控制线TCK、TMS、TRST和数据线TDI、TDO，其中TRST为可选信号线。6.3测试电路复用要求参与集成的单个芯粒测试电路应满足以下要求：a)内部逻辑单元测试：具备可控性和可观性的单个芯粒内部应具有可通过JTAG访问的扫描链（ScanChains）；b)存储单元测试：应设计有可通过JTAG访问的内建自测试（BIST）功能；对于采用IJTAG（IEEE1687）和FPP（IEEE1838）等内部控制电路结构的芯粒，应提供相应的ICL和PDL文件支持测试过程；c)高速接口测试：应具有边界扫描（ACJTAG）、老化（Burn-In）、直流参数测试（IDDQ）、扫描测试（Scan）、回环测试（Loopback）等一种或多种测试模式，并支持通过外部通用接口（如JTAG）或总线加载测试码配置控制其测试模式及数据传输以测试其基本功能及传输速率；d)IO互连测试：应具有可通过JTAG访问的边界扫描（BoundaryScan）电路结构，芯粒互连测试应具有串行的边界扫描链（BoundaryScanChain）；e)测试电路复用：通过TAP控制器访问各个芯粒中的测试结构，控制多芯粒互连微系统中测试数据的流动、测试状态的转换，实现对各芯粒中嵌入式IP核、存储、内部逻辑、片间互连以及外部I/O等电路作为独立单元进行测试访问。6.4建议性电路结构为了满足多芯粒互连微系统的低开销测试网络灵活重构实际需求，本文件提供了以下建议性电路结a)数字IO互连测试电路：每个芯粒应采用符合IEEE1149.1/1149.6标准的边界扫描测试电路，包括重定向TAP控制器、边界扫描链组及测试重定向控制器，通过分组扫描链配置，为系统级测试重定向提供芯粒间物理连接测试的硬件基础；b)SERDES接口互连测试电路：每个芯粒应采用通过JTAG接口或系统总线访问配置寄存器的SERDES互连测试电路，支持回环测试，包括兼容JTAG与系统总线的双模式访问接口及回环4测试控制电路，通过配置SERDESPHY寄存器控制回环测试路径，为多芯粒互连微系统提供高速信号传输的功能性测试基础；c)测试系统重定向电路：测试系统应支持多芯粒系统全局测试路径重构及测试向量重定向，通过基于SFIB的测试控制组件实现系统级重定向，SFIB的“打开/关闭”状态控制实现多IP、多组SERDES的并行测试、测试旁路，降低测试开销。7可测试性设计实现方法7.1芯粒数字IO互连可测试性设计实现7.1.1测试架构芯粒数字IO互连测试应采用边界扫描测试架构，通过TDI-TDO链式连接实现跨芯粒扫描路径配置。为解决数字IO互连测试引脚多、无效移位向量长等问题，本文件提供一种基于IEEE1149.1/1149.6标准边界扫描测试架构的方案，如图2所示，将待测芯粒内的边界扫描链根据互连对象进行分组，缩短测试向量长度。图2芯粒数字IO互连测试结构示意图参考设计主要包括三个部分：重定向TAP控制器、边界扫描链组以及测试重定向控制器，芯粒间互IO连接口测试电路示意图如图3所示。重定向TAP控制器负责管理测试流程和信号选择，边界扫描链组组织扫描单元按互连对象分组，测试重定向控制器负责实现测试模式的重定向、测试对象的重定向。图3芯粒间互连接口测试电路示意图57.1.2重定向TAP控制器重定向TAP控制器在IEEE标准TAP控制器上新增互连模式下测试控制信号，如表1所示。表1重定向TAP控制器新增端口端口名称说明STATE[3:0]判断当前芯粒是否工作在配置寄存器移位窗口，输出给测试重定向控制器进行输出选择select_jtag_output使能边界扫描单元在互连模式输出的控制信号，输出给测试重定向控制器sample_preload判断当前芯粒是否工作在SAMPLE/PRELOAD指令模式下，输出给测试重定向控制器实现测试模式重定向并生成互连测试的控制信号BYPASS_decoded判断当前芯粒是否工作在BYPASS指令模式下，输出给测试重定向控制器，实现TDO输出选择tdo_int重定向TAP控制器中选择的测试输出，输出给测试重定向控制器，实现TDO输出选择重定向TAP控制器配置电路示意图如图4所示，根据重定向TAP控制器的状态生成测试输出的选择信号TDO_SEL，控制测试输出端口TDO的前端来源，保证状态机处于配置寄存器移位窗口内时，配置寄存器链移出的数据可以从测试数据输出端口输出。图4重定向TAP控制器配置电路示意图本文件遵从IEEE1149.1的协议关于指令的要求，包含公共指令和私有指令。在互连测试中，重定向TAP控制器主要使用的指令寄存器配置，如表2所示。表2重定向TAP控制器互连测试指令说明指令说明BYPASS旁路指令，多芯粒测试中用于旁路无需测试的芯粒/模块，直接传递测试数据至下一级TAP控制器SAMPLE/PRELOAD采样/预装载指令多芯粒测试中用于配置接收端芯粒接收来自互连芯粒的数据EXTEST外测试指令，多芯粒测试中用于配置发射端芯粒向互连芯粒发送数据为了避免使用标准中预留指令配置带来的长配置时间，本文件提出了一种基于标准状态机功能扩展的快速配置方法。该方法在标准状态机的基础上，复用Update-IR、Update-DR、Run-Test/Idle、Select-DR、Capture-DR五个状态中的测试启动窗口，利用测试移位窗口之间的移位启动窗口进行配置寄存器的赋值，缩短配置时间，基于标准状态机功能扩展的快速配置窗口示意图如图5所示。图5基于标准状态机功能扩展的快速配置窗口示意图67.1.3边界扫描链组边界扫描链组将边界扫描链按照引脚互连对象分组，提供边界扫描链局部接入的硬件支持。如图6所示，在多芯粒系统中，若芯粒i与n个芯粒互连，则边界扫描链组将单个芯粒内的所有扫描链按照互连对象进行划分：a)互连组：将待测芯粒与芯粒0、芯粒1……芯粒n互连的引脚划分为边界扫描链组0、边界扫描链组1……边界扫描链组n；b)非互连组：将所有与其他芯粒没有互连关系的的引脚及其边界扫描单元划分到非互连边界扫描链组，不参与芯粒间互连测试。图6芯粒边界扫描链组结构示意图边界扫描链组测试电路工作模式：config_sel_i为0时，边界扫描链组i被接入扫描链；当config_sel_i全为0时，各边界扫描链组均可被测试访问，芯粒按照IEEE标准模式进行测试；当config_sel_i全为1时，各边界扫描链组仍均可被测试访问，此时芯粒处于互连测试模式。7.1.4测试重定向控制器测试重定向控制器支持边界扫描链组重构与测试模式配置，生成测试控制信号以及边界扫描链组的选择信号，并完成TDO信号的控制选择。如图7所示，包含三个子模块：a)配置寄存器组：适配边界扫描链组结构的配置寄存器组，在7.1.2节规定的五个状态中对配置寄存器组进行移位赋值，根据配置寄存器组中第i个配置寄存器值config_sel_i判断边界扫描链组i是否处于芯粒互连测试模式。b)互连测试控制模块：接收来自重定向TAP控制器的select_jtag_output信号，根据配置寄存器组中对边界扫描链组的使能情况config_sel_i输出对各边界扫描链组的select_jtag_output_i；c)测试输出TDO控制模块：根据测试模式以及测试状态选择测试输出TDO信号的来源。7图7测试重定向控制器示意图7.1.5芯粒数字IO互连测试配置流程芯粒互连测试配置流程包括选择待测芯粒、选择待测互连线方向、配置发射端芯粒指令、配置接收端芯粒指令、配置其余芯粒指令，如图8所示，通用流程如下：a)配置边界扫描测试模式寄存器，以设置测试模式和控制扫描链的行为；b)配置边界扫描配置寄存器，以选择多芯粒系统中参与测试的芯粒并指定其是否存在互连关系；c)测试模式配置解码器用于解析配置向量，并根据这些向量生成控制信号，以控制扫描链的选通、旁路及重定向配置；d)测试模式解码信号控制的测试配置输出选择器从选通的边界扫描单元接收数据向量并按顺序输出以进行结果比对。图8通用芯粒互连测试流程图采用参考测试电路结构及基于标准状态机功能扩展的快速配置方法的详细配置流程如图9所示：a)选择当前测试模式，若选择进入标准测试模式，则退出当前流程，若选择进入互连测试模式，则进入下一步；b)选择需要测试的互连线；c)根据选择的互连线对多芯粒系统内的各个芯粒的指令进行赋值，当芯粒内没有需要观测的引脚及其边界扫描单元时，将该芯粒配置为BYPASS指令模式；当芯粒内存在需要观测的引脚8及其边界扫描单元时，若该芯粒为扫描链从测试输入TDI到测试输出TDO方向上第一个此状态的芯粒，则配置该芯粒为EXTEST指令模式，否则配置该芯粒为SAMPLE/PRELOAD指令；d)根据待测互连线选择情况，对存在待观测引脚及其边界扫描单元的芯粒边界扫描链组配置，当芯粒内部的边界扫描链组需要被观测时，对应配置寄存器置0，否则对应寄存器置1；e)输入不同测试数据向量以检验当前选择的互连线是否存在故障；f)若所有的互连线均已测试完成，则测试流程结束；否则返回b)继续测试。图9采用建议性电路结构的芯粒互连测试流程图7.2芯粒SERDES接口互连性测试实现7.2.1测试架构芯粒高速接口可测试性设计实现应采用标准化访问接口，通过复用SERDESIP固有测试电路，控制其测试模式。在进行远端回环测试时，多芯粒系统将待测芯粒配置为回环测试的主设备，互连的对端芯粒相应成为回环测试从设备，实现SERDES通信链路测试。SERDES回环测试架构如图10所示，包含测试配置接口、回环测试路径和测试向量生成、测试输出比较器等主要模块。9图10SERDES回环测试架构示意图7.2.2双模式访问配置参考电路包含JTAG与总线双模式的SERDES控制寄存器读写，通过TAP控制器/总线解析测试指令，经仲裁模块映射至物理层寄存器。如图11所示，模式选择由顶层信号sys_jtag_en控制：a)sys_jtag_en为0时，通过总线配置高速接口测试，由总线读写控制寄存器对高速接口进行初始化并对时钟、地址、读使能、写使能以及写数据进行配置及赋值，存取发送和接收的数据并进行比较，支持SERDES参数的快速配置与状态监控；b)sys_jtag_en为1时，通过JTAG配置接口配置高速接口测试，按照规定的格式从TDI端口进入SERDES，对控制寄存器赋值，由控制寄存器控制电路解析为地址、读使能、写使能以及写数据，并进行结果比较，支持标准化测试访问。图11双模式访问配置控制电路示意图TAP控制器或总线控制测试电路的指令模式以及测试状态，并将测试输入信号、配置模式信号以及采样、移位、更新的使能信号传输至配置控制器模块，将来自配置控制器模块的测试输出输出到顶层。a)配置控制器：配置控制寄存器的读写，包括对测试输入进行初步解析，将解析的地址、读使能、写使能以及写数据等信息传输到外部仲裁模块，以及接收来自外部仲裁的寄存器读取值并传输至TAP控制器。外部仲裁器：将地b)址信息精确映射到不同的地址空间，并根据接收到的读写操作使能以及写数据信息对对应的存储区域进行操作，并将寄存器的值传输回配置控制器模块。c)内存仲裁器/控制寄存器仲裁器：按照地址划分存储不同地址的寄存器。在采用JTAG访问接口时，采用三条工作指令：IDCODE、CONFIG、BYPASS，如表3所示。其中，新增指令为CONFIG，用于SERDES配置寄存器访问。表3JTAG访问接口指令编码指令编码操作IDCODE8’h01移出ID号CONFIG8’h31访问配置寄存器BYPASS其余编码旁路JTAG_TDI到JTAG_TDO的路径配置指令CONFIG后可对控制寄存器进行读写，配置控制器电路接收来自TAP控制器的测试输入，在Shift-DR阶段提取读使能、写使能、写数据以及地址等信息，并在Update-DR阶段向外部仲裁器传输。配置寄存器编码格式及命令说明如图12、表4所示。图12配置寄存器编码格式表4配置寄存器命令编码说明命令编码功能描述访问地址2’b00该条命令携带地址，为下一个写命令提供可写入的寄存器地址。写数据2’b01该条命令携带数据，向最近通过访问地址或读数据命令提供的地址配置数据。移位2’b10该条命令携带数据无效，在接下来的Shift-DR周期移出最近读写寄存器的当前值。读数据2’b11该条命令携带地址，使能下一个配置窗口对当前配置地址的访问。7.3测试系统重定向实现7.3.1基于SIB的系统级测试重定向多芯粒互连测试的重定向通过基于SIB/SFIB的测试控制组件状态控制实现各边界扫描链组、多IP、多组SERDES的并行测试、测试旁路，实现系统级测试重定向，降低测试开销。基于SIB的系统级测试重定向架构示意图如图13所示，参考电路由SIB开关及7.1章中芯粒数字IO互连测试电路组成。重定向TAP控制器向SIB和边界扫描链组传输采样、移位和更新使能信号，同时向SIB传输测试复位信号与测试选择信号；SIB根据输入的控制信号判断目标测试扫描链的接入状态，生成选择信号传输给边界扫描链组；边界扫描链组将测试输出返回至SIB，SIB根据目标测试扫描链的接入状态选择有效的测试输出，并传输给重定向模块中的TDO控制子模块，最终输出有效的测试结果。图13多芯粒互连测试重定向系统架构7.3.2基于SFIB的测试控制组件在系统测试中，易因多芯粒、多IP并行测试时配置移位窗口重叠导致对SIB的强制赋值，且多层网络的配置时需要在每一个配置窗口重复写入以维持配置，测试开销较大。为此，本文件推荐采用段前插入位SFIB。SFIB电路结构示意图如图14所示，在SIB前增加1-bit锁存信号Lock，在非期望配置期间将当前SFIB所控制的测试网络的配置锁存，解决非期望配置输入下的测试配置维持问题；同时，将SFIB的移位窗口与测试数据寄存器TDR的测试移位窗口分离，避免对TDR进行串行移位时访问SFIB单元带来的时间开销。图14SFIB电路示意图采用SFIB的测试控制