SoC设计方法与实现（第4版）课件第10章-可测性设计3_第1页
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文档简介

SoC设计方法与实现可测性设计(3)第十章SoC设计方法与实现存储器的内建自测自建测试技术内容大纲边界扫描技术存储器测试的问题存储器本身的物理结构密度很大。对存储器的测试受到片外引脚的限制，从片外无法通过端口直接访问存储器。SoC的存储器的种类繁多：SRAM、DRAM、ROM、Flash。存储器的测试时间越来越长。自建测试技术（BIST)有效地解决了存储器测试问题。BIST的基本概念通过在存储器周围加入额外的电路（矢量生成器、BIST控制器和响应分析器），产生片上测试矢量，并进行自动测试比较。在芯片内部完成对存储器的测试，大大减少测试时间。通过芯片I/O输出测试结果（正确与否）及出错的位置和相应的测试矢量。存储器的故障模型与测试矢量生成存储器的故障模型在一个单元发生跳变的时候（进行写操作），影响到周边单元的内容变化。

示例：耦合故障临近图形敏感存储器的故障模型存储器的故障模型与数字逻辑的故障模型有着显著的不同单元固定故障状态跳变故障单元耦合故障主要的存储器的故障模型临近图形敏感故障地址译码故障数据保留故障存储器的测试矢量生成算法基于存储器的故障模型生成测试矢量棋盘式图形算法March数据保留测试主要测试算法示例：棋盘式图形算法相邻的单元写入不同的0和1示例：单端口SRAM测试矢量:5,A,0,F边界扫描测试技术节约系统电路测试时间和测试成本芯片级调试对芯片内部进行测试和调试。使芯片工作在正常功能模式，通过输入端输入测试矢量，并通过观察串行移位的输出响应。板级测试检测集成电路和PCB之间的互连。发现元件是否丢失或者摆放错误，同时可以检测引脚的开路和短路故障，电路版的相互影响。系统级测试在板级集成后，通过对板上CPLD或者Flash的在线编程，实现系统级测试以及软件开发。示例：板级芯片的互连测试边界扫描测试标准1990年成为IEEE标准，即IEEE1149.1，也称为JTAG(JointTestActionGroup)标准。该标准规定了边界扫描的测试端口、测试结构和操作指令。IEEE1149.1规定的边界扫描结构TAP控制器指令译码使边界扫描系统进入相应的测试模式产生该模式下所需的各个控制信号寄存器组边界扫描寄存器旁路寄存器标志寄存器指令寄存器JTAG端口定义TCK：TestClockTMS：TestModeSelectTDI：TestDataInTDO：TestDataOutTRST（可选）：TestRest边界

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