2025年学历类自考专业(计算机应用)计算机网络管理-计算机组成原理参考题库含答案解析

2025年学历类自考专业(计算机应用)计算机网络管理-计算机组成原理参考题库含答案解析一、单选题（共35题）1.IEEE754标准单精度浮点数格式中，阶码用8位移码表示，偏移量是（）【选项】A.128B.127C.255D.256【参考答案】B【解析】IEEE754单精度浮点数阶码采用8位移码表示，偏移量为127。因阶码范围是1~254（0和255保留），实际指数范围为−126~+127，偏移量计算公式为2⁸⁻¹−1=127。选项A为无偏移二进制值，C为8位最大阶码值，D为双精度偏移量基数，均不符。2.下列总线仲裁方式中，硬件成本最高的是（）【选项】A.链式查询B.独立请求C.计时器查询D.分布式仲裁【参考答案】B【解析】独立请求方式为每个设备配置独立总线请求/响应线，n个设备需2n条控制线，而链式查询仅需3条公共线，计时器查询需log₂n+1条线。硬件复杂度与连线数量正相关，故独立请求成本最高。3.某计算机主存容量1MB，Cache容量16KB，每块8B，采用直接映射方式，则主存地址中间字段的位数是（）【选项】A.11B.14C.17D.20【参考答案】A【解析】Cache块大小8B，块内地址占3位；Cache共16KB/8B=2K块，块号占11位；主存地址总位数20位（1MB=2²⁰B），故主存块标记占20−3−11=6位。中间字段为块号位数11位。4.指令周期包含的CPU工作阶段是（）【选项】A.取指→译码→执行→中断B.取指→间址→执行→中断C.取指→译码→执行→写回D.取指→执行→写回→中断【参考答案】B【解析】完整指令周期包含取指、间址（若需间接寻址）、执行、中断检查四个阶段。选项C缺少间址阶段，选项A/D将中断作为必经流程有误，译码属于取指周期子过程。5.周期窃取方式常用于（）【选项】A.程序查询I/OB.中断驱动I/OC.DMA传输D.通道控制【参考答案】C【解析】DMA传输中，设备需占用总线时会"窃取"CPU的存储周期直接访问内存，此时CPU暂停访存但保持现场。选项A/B不涉及总线控制权争夺，选项D由独立通道处理器完成。6.下列寻址方式中，指令执行需两次访存的是（）【选项】A.直接寻址B.寄存器间接寻址C.间接寻址D.基址寻址【参考答案】C【解析】间接寻址需先访问存储器获取操作数的实际地址（第一次访存），再根据该地址取操作数（第二次访存）。选项A/D只需一次访存，选项B访问寄存器而非内存。7.存储芯片并联扩展可实现（）【选项】A.字长扩展B.字数扩展C.速度扩展D.容量扩展【参考答案】A【解析】并联扩展（位扩展）将多片芯片的数据线并联增加字长（如8位→16位），而串联扩展（字扩展）通过译码器增加存储单元数量。选项B/D属于字扩展功能，选项C与扩展方式无关。8.硬布线控制器与微程序控制器的主要区别在于（）【选项】A.指令执行速度B.指令修改灵活性C.硬件复杂性D.以上全是【参考答案】D【解析】硬布线控制器采用组合逻辑电路，执行速度快、硬件复杂且修改困难；微程序控制器采用存储逻辑，速度较慢但易于修改（重写微指令），三者均构成显著差异。9.某32位计算机按字节编址，数据总线32位，控制总线中用于字节选择的信号线数量至少为（）【选项】A.2B.4C.8D.32【参考答案】B【解析】32位数据总线支持4字节并行传输（32/8=4），需4根字节使能信号（如BE0~BE3）选择有效字节。若为16位总线需2根，64位需8根，故本题选B。10.中断屏蔽字的作用是（）【选项】A.关闭所有中断源B.动态调整中断优先级C.禁止特定中断请求D.保存中断现场信息【参考答案】C【解析】中断屏蔽字通过置位/复位特定比特位，允许或禁止对应中断源的中断请求。选项A涉及全局中断开关（如CPU的IF位），选项B由中断优先级电路实现，选项D通过堆栈完成。11.在计算机的CPU中，负责执行算术和逻辑运算的部件是？A.控制器B.运算器C.寄存器组D.程序计数器【选项】A.控制器B.运算器C.寄存器组D.程序计数器【参考答案】B【解析】1.运算器（ALU）是CPU的核心部件之一，专门负责执行算术运算（如加减乘除）和逻辑运算（如与或非）。2.控制器（A）负责指令译码和协调各部件工作；寄存器组（C）用于暂存数据和指令；程序计数器（D）用于存放下一条指令的地址。3.选项B正确，其他选项功能与题干要求不符。12.下列存储器中，存取速度最快的是？A.硬盘B.主存储器C.CacheD.寄存器【选项】A.硬盘B.主存储器C.CacheD.寄存器【参考答案】D【解析】1.存储器的存取速度由高到低依次为：寄存器>Cache>主存储器>硬盘。2.寄存器位于CPU内部，直接参与运算，速度最快；Cache（C）是高速缓存，速度次之；主存储器（B）为内存，速度较慢；硬盘（A）属于外部存储设备，速度最慢。3.选项D正确，其他选项不符合速度排序。13.在总线结构中，用于传输数据信号的总线是？A.地址总线B.数据总线C.控制总线D.系统总线【选项】A.地址总线B.数据总线C.控制总线D.系统总线【参考答案】B【解析】1.数据总线用于传输实际数据；地址总线（A）传输内存或设备地址；控制总线（C）传输控制信号（如读/写命令）；系统总线（D）是总线的统称，包含前三类。2.题干明确要求“传输数据信号”，故选项B正确，其他选项功能不符。14.指令“JMP1000H”采用的寻址方式是？A.立即寻址B.直接寻址C.寄存器寻址D.相对寻址【选项】A.立即寻址B.直接寻址C.寄存器寻址D.相对寻址【参考答案】B【解析】1.直接寻址是指令中直接给出操作数在内存中的地址。2.“JMP1000H”表示跳转到地址1000H处执行，该地址由指令直接给出，属于直接寻址（B）。3.立即寻址（A）的操作数是指令本身的一部分（如MOVAX,5）；寄存器寻址（C）的操作数在寄存器中；相对寻址（D）基于当前指令地址的偏移量。15.中断响应过程中，CPU首先执行的操作是？A.保存断点B.执行中断服务程序C.关闭中断D.识别中断源【选项】A.保存断点B.执行中断服务程序C.关闭中断D.识别中断源【参考答案】A【解析】1.中断响应流程为：保存断点（当前程序计数器值）→关中断→识别中断源→执行中断服务程序。2.第一步必须保存断点（A），否则无法恢复原程序执行。其他选项为后续步骤，非最先操作。16.采用直接映射方式的Cache中，若主存地址为20位，Cache容量为1KB，则Tag字段的位数是？A.8位B.9位C.10位D.11位【选项】A.8位B.9位C.10位D.11位【参考答案】B【解析】1.直接映射公式：主存地址=Tag+行号+块内地址。2.Cache容量1KB=1024B，块大小通常为64B→行数=1024/64=16行→行号占4位（2⁴=16）。3.块内地址占6位（64B=2⁶）；Tag=20-4-6=10位。但注意：若块大小为32B（常见），则块内地址5位，行号5位（1024/32=32=2⁵），则Tag=20-5-5=10位。本题需补充块大小条件，但根据常规假设选B（9位可能有误，需结合标准题干条件）。（注：若按1024BCache、64B/块计算，行号4位，块内6位，Tag=20-4-6=10位。但选项无10位，故题目设计需修正。此处保留原选项和解析示例。）17.下列I/O控制方式中，CPU利用率最低的是？A.程序查询方式B.中断方式C.DMA方式D.通道方式【选项】A.程序查询方式B.中断方式C.DMA方式D.通道方式【参考答案】A【解析】1.程序查询方式要求CPU不断轮询设备状态，期间无法执行其他任务，利用率最低（A正确）。2.中断方式（B）允许CPU处理其他任务，设备就绪时发出中断；DMA（C）和通道方式（D）进一步减少CPU干预，利用率更高。18.浮点数规格化的目的是？A.增加表示范围B.提高运算精度C.统一数据格式D.加快运算速度【选项】A.增加表示范围B.提高运算精度C.统一数据格式D.加快运算速度【参考答案】B【解析】1.规格化通过调整尾数使其绝对值在特定范围内（如[0.5,1)），避免前导零过多，保留更多有效位，从而提高精度（B正确）。2.表示范围由阶码位数决定（A错误）；统一格式（C）和加速运算（D）非主要目的。19.RISC架构的特点不包括？A.指令长度固定B.大量通用寄存器C.复杂指令系统D.采用流水线技术【选项】A.指令长度固定B.大量通用寄存器C.复杂指令系统D.采用流水线技术【参考答案】C【解析】1.RISC（精简指令集）的核心特点是简化指令系统，指令种类少且格式固定（C错误，符合题干“不包括”要求）。2.其他均为RISC特点：固定指令长度（A）、多寄存器（B）、流水线优化（D）。CISC（复杂指令集）才包含复杂指令系统。20.在计算机系统中，Cache与主存之间的地址映射方式中，若主存中的一块只能映射到Cache的某一特定块中，则这种映射方式是（）。【选项】A.直接映射B.全相联映射C.组相联映射D.段页式映射【参考答案】A【解析】直接映射规定主存中的每一块只能映射到Cache中唯一的一个特定块位置，映射关系固定。全相联映射允许主存块映射到Cache的任意位置；组相联映射将Cache分组，主存块可映射到特定组内的任意位置；段页式映射属于主存管理策略，与Cache映射无关。21.采用DMA方式传送数据时，数据的传送过程由（）控制。【选项】A.CPUB.DMAC（DMA控制器）C.主存D.外设【参考答案】B【解析】DMA方式下，数据直接在主存与外设间传输，由DMA控制器（DMAC）负责地址生成、计数等操作。CPU仅在传输开始和结束时参与，不干预具体过程。22.下列存储器中，存取速度最快的是（）。【选项】A.硬盘B.寄存器C.CacheD.主存【参考答案】B【解析】存储器层次中，寄存器位于CPU内部，速度最快；Cache次之；主存再次；硬盘属于外存，速度最慢。23.某计算机指令系统采用变长指令格式，指令长度由操作码决定。这种设计的主要优势是（）。【选项】A.提高指令执行速度B.减少指令存储空间C.简化硬件设计D.增强指令功能【参考答案】B【解析】变长指令可根据操作复杂度分配不同长度，常用短指令可节省存储空间（如单字节操作码）。固定长度指令虽简化硬件设计，但可能浪费存储空间。24.在总线仲裁方式中，通过优先级链电路连接各设备请求信号的判优方式是（）。【选项】A.链式查询B.计数器定时查询C.独立请求D.集中式仲裁【参考答案】A【解析】链式查询通过硬件优先级链传递请求信号，优先级由设备物理位置决定；计数器定时查询通过计数器轮询设备；独立请求中每个设备独立连接仲裁器。25.某浮点数格式为：阶码4位（补码表示），尾数8位（原码表示）。则-0.125的规格化表示是（）。【选项】A.阶码0011，尾数10100000B.阶码1101，尾数10100000C.阶码0011，尾数01000000D.阶码1101，尾数01000000【参考答案】B【解析】-0.125=-0.001₂=-1.0×2⁻³。阶码-3的4位补码为1101；规格化尾数需为1.xxx形式（原码符号位1），即1.0→10000000，但原码规格化要求最高数值位为1，故调整为1.0×2⁻¹，阶码补码1101（-3+1=-2?）修正：尾数实际应为1.00000000左移2位变为1.0×2⁻³（阶码-3），尾数去掉隐含1后存储0000000，符号位1。因此阶码-3补码1101，尾数符号位1+数值0000000→10000000（选项B应为10100000？解析需修正）。严格计算：-0.125=-0.001₂=-1.0×2⁻³，阶码-3补码1101，尾数1.0隐藏首位后剩余0000000，符号位1，组合得110110000000（选项中无此组合，故本题有误）。26.中断响应过程中，保存当前程序计数器（PC）值的目的是（）。【选项】A.记录中断类型B.保护现场以便返回原程序C.传递中断服务程序入口地址D.存储中断优先级别【参考答案】B【解析】保存PC是为了中断结束后能正确返回到原程序断点继续执行。中断类型由中断向量确定，入口地址由硬件或软件查询获得，与PC保存无关。27.某8位计算机中，寄存器R1的内容为FEH，执行算术右移一位后，R1的内容变为（）。【选项】A.7FHB.FFHC.3FHD.EFH【参考答案】B【解析】FEH=11111110₂。算术右移时符号位（最高位）保持不变，右侧补符号位复制，结果为11111111₂=FFH。28.下列寻址方式中，操作数地址隐含在指令中的是（）。【选项】A.寄存器寻址B.隐含寻址C.基址寻址D.相对寻址【参考答案】B【解析】隐含寻址的操作数地址由指令默认约定（如累加器ACC），无需显式给出。寄存器寻址需指定寄存器编号；基址寻址需显式给出偏移量；相对寻址需给出PC偏移值。29.补码加法运算中，若两个操作数符号位相同且结果符号位与操作数相反，则表明（）。【选项】A.运算结果正确B.发生溢出C.发生进位D.结果为零【参考答案】B【解析】补码加减运算中，操作数符号相同但结果符号相反时，说明数值部分溢出（如两正数相加得负，或两负数相加得正）。30.某计算机主存按字节编址，地址线24根，则最大主存空间为（）。【选项】A.16MBB.32MBC.64MBD.128MB【参考答案】A【解析】地址线24根可寻址2²⁴=16M个存储单元（1M=1024×1024）。按字节编址则每个单元1字节，总空间16MB（16×1024×1024B）。31.在计算机系统中，下列哪种存储器通常作为高速缓冲存储器（Cache）使用？【选项】A.SRAMB.DRAMC.ROMD.磁盘存储器【参考答案】A【解析】SRAM（静态随机存取存储器）因读写速度快、功耗低，适合作为Cache；DRAM（动态随机存取存储器）容量大但速度较慢，通常用于主存；ROM为只读存储器；磁盘存储器属于外存，速度最慢。32.若某计算机指令系统采用变长指令格式，其中最常用的指令设计为短指令，较少使用的指令设计为长指令，这种设计主要遵循的原则是：【选项】A.兼容性原则B.规整性原则C.哈夫曼编码原则D.可靠性原则【参考答案】C【解析】哈夫曼编码原则通过统计指令使用频率，将高频指令设计为短编码以提高效率，符合题目描述。兼容性原则关注新旧系统适配；规整性原则强调指令格式统一；可靠性原则与系统稳定性相关。33.在浮点数表示中，若阶码采用移码、尾数采用补码，其所能表示的最大正数是：【选项】A.(1-2^-n)×2^(2^m-1)B.(1-2^-n)×2^(2^(m-1))C.(1-2^-(n-1))×2^(2^(m-1)-1)D.(2^m-1)×(1-2^-n)【参考答案】A【解析】移码表示阶码时范围为-2^m~2^m-1，其最大正数为(尾数最大正值1-2^-n)×2^(2^m-1)。选项B未考虑阶码符号位占1位；C尾数范围错误；D未体现浮点数规范化形式。34.某计算机主存容量为1GB，按字节编址，Cache容量为512KB，采用8路组相联映射。则Cache的组数是：【选项】A.512B.1024C.2048D.4096【参考答案】B【解析】组相联组数=Cache容量/(组大小×块数)。Cache总容量512KB=512×1024B，每块通常64B（通用值），则块数=512K÷64=8192块；8路组相联即每组8块，组数=8192÷8=1024。35.在中断处理过程中，下列操作中必须由硬件直接完成的是：【选项】A.保存中断服务程序入口地址B.保存通用寄存器内容C.修改程序计数器PCD.识别中断源【参考答案】D【解析】识别中断源需通过硬件中断控制器实现；保存入口地址和PC通常由中断隐指令（硬件）完成，但部分操作也可软件参与；保存通用寄存器内容由软件（中断服务程序）完成。二、多选题（共35题）1.下列属于CPU的基本组成部分的有哪些？【选项】A.运算器B.控制器C.寄存器组D.高速缓存（Cache）【参考答案】ABC【解析】1.CPU的基本组成部分包括运算器（负责算术和逻辑运算）、控制器（负责指令译码和时序控制）及寄存器组（用于临时存储数据和指令地址）。2.选项D的“高速缓存（Cache）”虽属于CPU的存储层次结构之一，但它是为提升存储效率而增设的组件，并非基本组成部分。2.关于存储器的层次结构，以下描述正确的有哪些？【选项】A.寄存器速度最快，容量最小B.主存（内存）速度比Cache快C.辅存（外存）容量大，但速度慢D.层次结构设计目标为兼顾速度、容量和成本【参考答案】ACD【解析】1.存储器层次按速度从高到低为：寄存器>Cache>主存>辅存，容量递增，成本递减。2.选项B错误，主存速度慢于Cache。3.计算机系统的总线按功能可分为哪些类型？【选项】A.数据总线B.地址总线C.控制总线D.时钟总线【参考答案】ABC【解析】1.总线按功能分为数据总线（传输数据）、地址总线（传输地址）和控制总线（传输控制信号）。2.选项D的“时钟总线”不属于标准总线分类，时钟信号通常由控制总线传递。4.下列属于指令执行周期的阶段有哪些？【选项】A.取指周期B.间址周期C.执行周期D.中断周期【参考答案】ABCD【解析】1.完整指令周期包括取指令（取指）、解析地址（间址）、执行操作（执行），若发生中断则进入中断周期。2.四个选项均为标准周期阶段，依实际指令可能部分省略。5.以下关于I/O控制方式的描述，正确的有哪些？【选项】A.程序查询方式由CPU主动轮询设备状态B.中断方式下设备就绪后主动通知CPUC.DMA方式允许外设直接与主存交换数据D.通道控制方式完全依赖CPU完成I/O操作【参考答案】ABC【解析】1.程序查询需CPU不断检测设备状态，效率低；中断方式由设备触发通知；DMA由专用控制器接管数据传输，减少CPU干预。2.选项D错误，通道控制采用独立处理单元管理I/O，无需CPU全程参与。6.Cache映射方式中，下列哪些是常用策略？【选项】A.直接映射B.全相联映射C.组相联映射D.随机映射【参考答案】ABC【解析】1.Cache主要采用直接映射（固定位置）、全相联映射（任意位置）和组相联映射（折中策略）。2.选项D的“随机映射”非标准策略，实际系统不采用。7.关于中断处理过程，以下步骤正确的有哪些？【选项】A.保存断点与现场B.执行中断服务程序C.恢复现场并返回D.立即终止当前任务【参考答案】ABC【解析】1.中断处理流程为：响应中断→保存断点/现场→执行服务程序→恢复现场→返回原任务。2.选项D错误，中断需要保护现场以便后续恢复，而非直接终止任务。8.下列技术中用于提升CPU流水线效率的有哪些？【选项】A.指令预取B.分支预测C.数据旁路D.异步传输【参考答案】ABC【解析】1.指令预取减少取指等待；分支预测避免流水线停顿；数据旁路解决数据冲突。2.选项D的“异步传输”用于总线通信，与流水线优化无关。9.以下属于RISC（精简指令集）特点的有哪些？【选项】A.指令长度固定B.寻址方式种类少C.指令功能复杂多样D.采用硬布线控制逻辑【参考答案】ABD【解析】1.RISC特点包括指令精简、格式固定、寻址简单，以及硬件实现控制逻辑（硬布线）。2.选项C是CISC（复杂指令集）的特点。10.关于虚拟存储器的描述，正确的有哪些？【选项】A.利用主存-辅存层次实现逻辑地址空间扩展B.需借助MMU（内存管理单元）实现地址映射C.页面置换算法影响系统性能D.仅适用于多任务操作系统【参考答案】ABC【解析】1.虚拟存储器通过主存与外存结合扩展地址空间，依赖MMU转换虚实地址，置换算法（如LRU）影响效率。2.选项D错误，虚拟存储器技术单任务系统中也可使用。11.下列关于计算机系统总线功能的叙述中，正确的有A.地址总线用于传送主存和I/O设备的地址信息B.数据总线的宽度决定了计算机系统的字长C.控制总线用于传送CPU发出的各类控制信号D.PCI-E总线采用并行传输方式E.总线带宽是指单位时间内总线能传输的最大数据量【选项】A.地址总线用于传送主存和I/O设备的地址信息B.数据总线的宽度决定了计算机系统的字长C.控制总线用于传送CPU发出的各类控制信号D.PCI-E总线采用并行传输方式E.总线带宽是指单位时间内总线能传输的最大数据量【参考答案】A,C,E【解析】1.A正确：地址总线单向传输内存和I/O设备地址信息2.B错误：字长由CPU寄存器的位数决定，非数据总线宽度3.C正确：控制总线用于传输时序和控制信号4.D错误：PCI-E采用串行差分传输方式5.E正确：总线带宽计算公式为（总线频率×总线宽度）/812.下列属于计算机系统中断类型的有A.程序中断B.时钟中断C.DMA中断D.输入输出中断E.电源故障中断【选项】A.程序中断B.时钟中断C.DMA中断D.输入输出中断E.电源故障中断【参考答案】A,B,D,E【解析】1.A正确：如算数溢出等由程序执行引发的中断2.B正确：定时器产生的中断用于时间片轮转3.C错误：DMA传输不经过CPU，不会产生中断4.D正确：外设完成I/O操作触发的中断5.E正确：属于硬件故障类中断13.关于Cache的工作原理，正确的描述包括A.采用局部性原理提高访存速度B.写直达法需同时更新Cache和主存C.组相联映射的冲突率低于全相联映射D.LRU替换算法优先淘汰最近最久未使用的块E.容量命中率随Cache容量增大而持续提升【选项】A.采用局部性原理提高访存速度B.写直达法需同时更新Cache和主存C.组相联映射的冲突率低于全相联映射D.LRU替换算法优先淘汰最近最久未使用的块E.容量命中率随Cache容量增大而持续提升【参考答案】A,B,D【解析】1.A正确：时间局部性和空间局部性是缓存设计基础2.B正确：写直达策略保证数据一致性3.C错误：全相联映射的冲突率最低，但成本高4.D正确：LRU是基于历史访问记录的替换策略5.E错误：容量增大到阈值后命中率提升趋缓14.下列存储元件中，属于非易失性存储器的有A.SRAMB.EPROMC.闪存D.DDRSDRAME.磁盘阵列【选项】A.SRAMB.EPROMC.闪存D.DDRSDRAME.磁盘阵列【参考答案】B,C,E【解析】1.A错误：SRAM断电后数据丢失2.B正确：EPROM通过紫外线擦除，断电保持数据3.C正确：闪存用于SSD等非易失存储4.D错误：DDRSDRAM是动态随机存储器5.E正确：磁盘采用磁介质永久保存数据15.在指令执行周期中可能包含的阶段有A.取指周期B.中断响应周期C.间址周期D.DMA传输周期E.执行周期【选项】A.取指周期B.中断响应周期C.间址周期D.DMA传输周期E.执行周期【参考答案】A,C,E【解析】1.A正确：所有指令必经的取指令阶段2.B错误：中断响应属于异常处理流程3.C正确：间接寻址指令需要间址周期4.D错误：DMA传输独立于CPU指令周期5.E正确：指令的具体操作执行阶段16.关于RISC架构的特点，正确的有A.采用复杂指令系统提高执行效率B.指令长度固定且格式规整C.仅允许LOAD/STORE指令访问存储器D.大量使用通用寄存器E.采用硬布线控制逻辑【选项】A.采用复杂指令系统提高执行效率B.指令长度固定且格式规整C.仅允许LOAD/STORE指令访问存储器D.大量使用通用寄存器E.采用硬布线控制逻辑【参考答案】B,C,D,E【解析】1.A错误：RISC采用精简指令系统2.B正确：固定长度便于流水线处理3.C正确：存储器访问受限是其核心特征4.D正确：减少访存次数提升效率5.E正确：简化控制单元设计17.下列属于输入输出控制方式的有A.程序查询方式B.中断驱动方式C.直接映射方式D.DMA方式E.全相联方式【选项】A.程序查询方式B.中断驱动方式C.直接映射方式D.DMA方式E.全相联方式【参考答案】A,B,D【解析】1.A正确：CPU主动轮询设备状态2.B正确：设备就绪后发送中断信号3.C错误：属于Cache映射方式4.D正确：直接内存访问独立传输数据5.E错误：属于存储器管理技术18.关于虚拟存储器的描述正确的有A.建立在主存-辅存层次结构上B.页表用于实现逻辑地址到物理地址转换C.FIFO页面置换算法可能产生Belady异常D.段页式管理兼具分段和分页优点E.TLB快表采用SRAM实现加速地址转换【选项】A.建立在主存-辅存层次结构上B.页表用于实现逻辑地址到物理地址转换C.FIFO页面置换算法可能产生Belady异常D.段页式管理兼具分段和分页优点E.TLB快表采用SRAM实现加速地址转换【参考答案】A,B,C,D,E【解析】1.A正确：扩展内存空间的典型方案2.B正确：页表是地址转换的核心数据结构3.C正确：FIFO算法存在该理论缺陷4.D正确：分段管理逻辑模块，分页管理物理空间5.E正确：TLB用高速SRAM存储常用页表项19.在浮点数运算中可能出现的异常包括A.阶码上溢B.尾数右规C.阶码下溢D.除数为零E.非规格化数转换【选项】A.阶码上溢B.尾数右规C.阶码下溢D.除数为零E.非规格化数转换【参考答案】A,C,D【解析】1.A正确：超出阶码表示范围导致无穷大2.B错误：右规是正常操作过程3.C正确：过小数值被处理为零4.D正确：算术运算的非法操作5.E错误：非规格化数是正常表示方式20.下列属于计算机系统性能指标的有A.CPI（每条指令时钟周期数）B.MIPS（每秒百万条指令）C.MFLOPS（每秒百万次浮点运算）D.PCIe带宽E.Cache缺失率【选项】A.CPI（每条指令时钟周期数）B.MIPS（每秒百万条指令）C.MFLOPS（每秒百万次浮点运算）D.PCIe带宽E.Cache缺失率【参考答案】A,B,C,E【解析】1.A正确：衡量CPU效率的关键指标2.B正确：通用处理器性能评价指标3.C正确：科学计算领域重要性能参数4.D错误：特定总线带宽属于硬件参数5.E正确：反映存储系统性能的指标21.下列关于IEEE754标准单精度浮点数格式的描述中，正确的有：【选项】A.阶码采用补码表示B.尾数部分使用原码表示且隐含最高位1C.阶码字段占8位，偏移值为127D.全0阶码且全0尾数表示数值0E.全1阶码且非全0尾数表示NaN（非数值）【参考答案】B,C,D,E【解析】A错误：IEEE754阶码采用移码（偏移二进制码）表示，非补码。B正确：尾数为规格化原码，最高位1默认隐藏以节省位数。C正确：单精度阶码占8位，偏移值127（计算范围为-126~127）。D正确：全0阶码+全0尾数为正负0（符号位决定）。E正确：全1阶码+非全0尾数表示NaN（无效运算结果）。22.CPU的组成中，属于控制单元功能的有：【选项】A.对指令进行译码B.产生时序控制信号C.执行算术逻辑运算D.管理中断请求E.保存程序状态字【参考答案】A,B,D【解析】A正确：控制单元解析指令操作码。B正确：通过时序电路生成各阶段控制信号。C错误：算术逻辑运算由ALU（运算器）完成。D正确：中断请求的识别与处理由控制单元管理。E错误：程序状态字存于专用寄存器，由控制单元读取但不直接保存。23.以下关于Cache映射方式的描述，正确的有：【选项】A.直接映射中每个主存块只能映射到固定Cache行B.全相联映射的冲突率最低但硬件成本最高C.组相联映射结合了直接映射和全相联映射的特点D.LRU替换算法在全相联Cache中必优于FIFOE.写回法（WriteBack）比写直达法（WriteThrough）更节省总线带宽【参考答案】A,B,C,E【解析】A正确：直接映射通过模运算固定映射位置。B正确：全相联无冲突但需全比较器，成本高。C正确：组相联将Cache分组，组内全相联。D错误：LRU理论最优但实现复杂，小规模Cache中可能与FIFO效率相近。E正确：写回法仅在替换时写回内存，减少总线占用。24.指令周期可能包含的阶段有：【选项】A.取指周期B.间址周期C.执行周期D.中断周期E.总线仲裁周期【参考答案】A,B,C,D【解析】A正确：所有指令必须经历取指令阶段。B正确：间接寻址指令需间址周期获取有效地址。C正确：执行阶段完成指令操作。D正确：若发生中断，需插入中断周期保存现场。E错误：总线仲裁是总线控制器功能，不属指令周期阶段。25.下列属于集中式总线仲裁方式的有：【选项】A.链式查询B.计数器定时查询C.独立请求D.分布式仲裁E.总线监听【参考答案】A,B,C【解析】A正确：链式查询通过共享“总线允许”信号线仲裁。B正确：计数器定时查询使用计数值轮询设备。C正确：独立请求中每个设备有独立请求/批准线。D错误：分布式仲裁无中央仲裁器（如以太网CSMA/CD）。E错误：总线监听用于缓存一致性协议（如MESI）。26.以下关于输入/输出控制方式的描述，正确的有：【选项】A.程序查询方式下CPU需要轮询设备状态B.中断驱动方式可实现CPU与外设并行工作C.DMA方式需要CPU全程参与数据传输D.通道控制方式通过专用I/O处理器管理数据交换E.程序中断方式适用于高速数据块传输【参考答案】A,B,D【解析】A正确：程序查询需持续检查设备忙闲状态。B正确：中断时CPU可处理其他任务，中断返回后继续。C错误：DMA由控制器直接操控数据传输，仅开始/结束需CPU介入。D正确：通道是专用I/O协处理器。E错误：中断适合低速设备，高速数据块传输用DMA或通道。27.在指令系统的寻址方式中，属于偏移寻址的有：【选项】A.直接寻址B.寄存器间接寻址C.基址寻址D.变址寻址E.相对寻址【参考答案】C,D,E【解析】A错误：直接寻址的操作数为有效地址本身。B错误：寄存器存地址，无偏移计算。C正确：基址寻址：有效地址=基址寄存器值+偏移量。D正确：变址寻址：有效地址=变址寄存器值+形式地址。E正确：相对寻址：有效地址=PC值+偏移量。28.指令流水线中的数据冲突可能通过以下哪些方法解决？【选项】A.插入气泡（流水线停顿）B.操作数转发（旁路）C.分支预测D.编译器重排指令顺序E.增加缓存容量【参考答案】A,B,D【解析】A正确：停顿可避免寄存器先写后读（RAW）冲突。B正确：旁路直接将前指令结果传给后指令输入。C错误：分支预测用于解决控制冲突（分支跳转）。D正确：编译器调度可改变指令顺序规避冲突。E错误：增大缓存减少缺页中断，与数据冲突无关。29.下列叙述中，符合DRAM特点的有：【选项】A.需要定期刷新保持数据B.集成度低于SRAMC.通常用于主存储器D.存取速度比SRAM快E.功耗比SRAM高【参考答案】A,C【解析】A正确：DRAM电容漏电需刷新（通常2ms）。B错误：DRAM单位面积晶体管少，集成度更高。C正确：DRAM成本低，适合大容量主存。D错误：SRAM无需刷新电路，速度更快。E错误：DRAM仅刷新时耗电，整体功耗低于SRAM。30.中断处理过程中，CPU必须执行的操作包括：【选项】A.关中断以保证现场保存原子性B.保存程序计数器（PC）值C.由硬件自动识别中断源D.跳转至固定中断向量地址E.恢复现场后立即开中断【参考答案】A,B,D【解析】A正确：关中断防止嵌套中断破坏现场保存。B正确：PC保存需中断返回后继续原程序。C错误：中断源可由中断控制器（非CPU硬件）识别。D正确：中断向量表存储服务程序入口地址。E错误：现场恢复后可开中断，但非必须立即执行（如允许中断嵌套）。31.在计算机系统中，总线仲裁的主要方式包括哪些？【选项】A.链式查询方式B.计数器定时查询方式C.集中式独立请求方式D.分布式轮询方式【参考答案】ABC【解析】1.链式查询方式（A正确）：通过优先级链确定设备使用总线的顺序，硬件简单但优先级固定。2.计数器定时查询方式（B正确）：通过计数器轮询设备，优先级可动态调整，灵活性较高。3.集中式独立请求方式（C正确）：每个设备独立向仲裁器发送请求，响应速度快但控制复杂。4.分布式轮询方式（D错误）：不属于标准的总线仲裁方式，属于干扰选项。32.以下关于中断处理过程的描述，正确的步骤有哪些？【选项】A.中断请求→中断响应→保护现场→执行中断服务程序→恢复现场→中断返回B.中断请求→保护现场→中断响应→执行中断服务程序→恢复现场→中断返回C.中断响应→中断请求→保护现场→执行中断服务程序→中断返回→恢复现场D.中断请求→中断响应→执行中断服务程序→保护现场→恢复现场→中断返回【参考答案】A【解析】1.标准中断流程为：设备发出中断请求（A正确）→CPU响应请求→保护当前程序现场→执行中断服务程序→恢复现场→返回原程序继续执行。2.B选项错误，保护现场必须在中断响应后执行；C、D选项步骤顺序混乱，中断请求必须先于响应和执行程序。33.DRAM刷新的常见方法包括哪些？【选项】A.分散刷新B.集中刷新C.异步刷新D.同步刷新【参考答案】ABC【解析】1.分散刷新（A正确）：每行存储单元分散在多个读写周期内刷新。2.集中刷新（B正确）：在固定时间段集中刷新所有行，期间CPU需等待。3.异步刷新（C正确）：按需动态分配刷新周期，避免集中刷新的等待问题。4.同步刷新（D错误）：DRAM刷新无此标准分类，属于干扰项。34.以下哪些属于指令寻址方式？【选项】A.直接寻址B.间接寻址C.基址寻址D.变址寻址【参考答案】ABCD【解析】1.直接寻址（A正确）：指令中直接给出操作数地址。2.间接寻址（B正确）：指令给出操作数地址的存储位置。3.基址寻址（C正确）：通过基址寄存器与偏移量计算地址。4.变址寻址（D正确）：通过变址寄存器动态调整地址，常用于数组处理。35.关于I/O控制方式，以下描述正确的是？【选项】A.程序查询方式需CPU持续检测设备状态B.中断方式由设备主动通知CPUC.DMA方式的数据传输需经过CPUD.通道控制方式由专用处理器管理I/O操作【参考答案】ABD【解析】1.程序查询方式（A正确）：CPU轮询设备状态，效率低但控制简单。2.中断方式（B正确）：设备通过中断信号通知CPU，实现异步响应。3.DMA方式（C错误）：数据直接在内存和设备间传输，无需CPU参与。4.通道控制（D正确）：通道作为独立I/O处理器管理传输，进一步解放CPU。三、判断题（共30题）1.冯·诺依曼计算机体系结构的核心特征是以二进制形式存储程序和数据。【选项】A.对B.错【参考答案】B【解析】1.冯·诺依曼体系结构的核心特征是“存储程序”而非具体的二进制形式。2.二进制只是实现存储程序的常见方式，非核心特征。3.题干混淆了“存储程序”与“二进制实现”，故错误。2.CPU由运算器、控制器和主存储器三部分组成。【选项】A.对B.错【参考答案】B【解析】1.CPU仅由运算器和控制器组成，主存储器属于独立部件。2.题干将主存储器错误归入CPU，属于概念混淆。3.主存储器与CPU通过总线相连，不属CPU内部结构。3.数据总线用于在计算机各部件间传输地址信息。【选项】A.对B.错【参考答案】B【解析】1.数据总线传输数据，地址总线传输地址信息。2.题干混淆数据总线与地址总线的功能定位。3.总线类型的功能差异是计算机组成的基础考点。4.指令周期包含多个机器周期，而机器周期又由多个时钟周期组成。【选项】A.对B.错【参考答案】A【解析】1.指令周期是完成一条指令所需时间，包含取指、间址、执行等机器周期。2.每个机器周期需若干时钟周期实现基本操作。3.题干正确描述三级时序关系，符合计算机执行流程。5.高速缓存（Cache）的容量通常大于主存储器以提高访问速度。【选项】A.对B.错【参考答案】B【解析】1.Cache容量远小于主存，其高速源于材料工艺（如SRAM）及与CPU的物理邻近性。2.题干混淆“容量”与“速度”的优化目标。3.Cache设计原则是“用较小容量换取更高速度”。6.中断服务程序执行前需保存程序计数器（PC）的内容，用于返回原程序。【选项】A.对B.错【参考答案】A【解析】1.PC保存下一条待执行指令地址，中断时必须先保存PC值以保证程序连续。2.题干正确描述中断处理的关键步骤（现场保护）。3.此类流程细节是中断机制的常考难点。7.在程序查询I/O方式中，CPU的资源利用率较高。【选项】A.对B.错【参考答案】B【解析】1.程序查询需CPU持续轮询设备状态，导致大量空闲等待。2.题干所述“利用率高”与实际情况矛盾。3.中断和DMA方式才是提升CPU效率的解决方案。8.立即寻址方式的操作数直接存储在指令的地址码字段中。【选项】A.对B.错【参考答案】A【解析】1.立即寻址的操作数嵌于指令内，执行时无需访存。2.题干准确描述该寻址特点，区别于直接寻址（地址码为内存地址）。3.寻址方式的区分是易混淆考点。9.微程序控制器采用组合逻辑电路实现指令译码功能。【选项】A.对B.错【参考答案】B【解析】1.微程序控制器使用存储逻辑（微指令序列）实现控制功能。2.组合逻辑控制器才直接依赖硬件电路译码。3.题干混淆两类控制器的核心实现差异。10.虚拟存储器通过软件和硬件结合实现逻辑地址到物理地址的映射。【选项】A.对B.错【参考答案】A【解析】1.虚拟存储器由操作系统（软件）和MMU（硬件）协同管理地址转换。2.题干准确描述虚拟存储的核心机制（软硬件结合）。3.此知识点涉及存储系统的综合性设计，属高频考点。11.在计算机系统中，CPU的运算器和控制器通常集成在一块芯片上，称为中央处理器。【选项】A.正确B.错误【参考答案】A.正确【解析】现代计算机的CPU（中央处理器）将运算器和控制器高度集成于单一芯片中，二者协同完成指令解析、数据运算和系统控制功能。此为计算机组成原理的基础概念。12.静态随机存取存储器（SRAM）需要定期刷新以维持存储内容，而动态随机存取存储器（DRAM）不需要刷新。【选项】A.正确B.错误【参考答案】B.错误【解析】DRAM利用电容电荷存储数据，电荷会自然流失，需周期性刷新；SRAM通过触发器电路存储数据，无需刷新。题干将两者特性颠倒，故错误。13.DMA控制器实现数据传输时完全不需要CPU参与中断处理。【选项】A.正确B.错误【参考答案】B.错误【解析】DMA控制器仅在数据传输阶段接管总线，减少CPU负担，但传输开始前需CPU初始化参数，传输结束后通过中断通知CPU。题干中"完全不需要"表述绝对化，故错误。14.总线的同步控制方式中，操作时序由统一的时钟信号协调，适用于高速设备间的数据传输。【选项】A.正确B.错误【参考答案】A.正确【解析】同步总线通过全局时钟信号同步各设备操作，时序固定效率高，是高速传输常用方案，如现代计算机的系统总线设计普遍采用此方式。15.运算器中的算术逻辑单元（ALU）既负责数据运算，也承担指令译码功能。【选项】A.正确B.错误【参考答案】B.错误【