微电子概论与前沿技术 课件 第6章　数字集成电路

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Microelectronics微电子概论与新进展数字集成电路篇目录123章节介绍组合逻辑电路时序逻辑电路4存储器电路5HDL与FPGAv西工大微电子学院School

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Microelectronics一、技术背景3集成电路设计特点一、章节介绍组合逻辑电路时序逻辑电路存储器电路数字电路基础模块FPGAHDL组合逻辑电路布尔代数逻辑简化时序逻辑电路锁存器触发器时钟产生电路存储器电路SRAMDRAM内存解码器HDL与FPGAHDLPLDFPGA目录123章节介绍组合逻辑电路时序逻辑电路4存储器电路5HDL与FPGAv西工大微电子学院School

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Microelectronics一、技术背景5逻辑门和布尔代数二、组合逻辑电路布尔代数：一种用于描述和简化逻辑关系的数学体系，由乔治·布尔提出，基于真1和假0的二值逻辑逻辑门：数字电路的基本构建模块，用于实现布尔代数中的逻辑运算，常用逻辑门如下非门：实现逻辑相反与非门：先执行与再取反或非门：先执行或再取反传输门：一种由NMOS和PMOS晶体管并联构成的双向模拟开关，能够根据控制信号导通或阻断信号的传递高阻态：传输门的第三个状态，由于在共享总线或多路复用电路中，多个传输门可能并联到同一节点。若某个传输门关闭时仍存在低阻路径，会导致信号冲突，因此高阻态用于电气隔离和防止电荷泄露需求德摩根定理用于逻辑表达式的转换和简化，具体如下v西工大微电子学院School

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Microelectronics一、技术背景6布尔代数与逻辑简化二、组合逻辑电路简化目的：每个非必要的逻辑门虽然只占用很小的面积，但是当该面积乘以数百万个芯片时，使用最少数量的逻辑门是经济上的必要条件，基本的布尔逻辑恒等式如下原始函数为简化后函数CMOS逻辑模块CMOS逻辑模块由一个NMOS和一个PMOS配对，NMOS管称为下拉网络，PMOS管称为上拉网络PMOS上拉：输入为0时，输出为1NMOS下拉：输入为1时，输出为0目录123章节介绍组合逻辑电路时序逻辑电路4存储器电路5HDL与FPGAv西工大微电子学院School

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Microelectronics一、技术背景8CMOS锁存器三、时序逻辑电路存在问题：大量的组合逻辑电路路径会导致延迟变得十分长，使设计缓慢甚至不可行解决思路：将整个布尔运算分解为多个部分，其中部分运算临时存储在较小的布尔网络之间时序逻辑电路：数字电路中依赖时钟信号或状态记忆的电路，其输出不仅取决于当前输入，还受历史输入（状态）的影响时序逻辑电路可以分为同步时序逻辑电路和异步时序逻辑电路，同步时序逻辑电路所有状态由同一时钟控制，最少包括输入信号D，输出信号Q，时钟信号Clk。异步时序逻辑电路状态变化由输入信号直接触发CMOS锁存器右图CMOS锁存器包含两个反相器，具体操作流程如下：将逻辑1加到Q节点，晶体管N2打开，P2关闭，

变为逻辑0，晶体管P1打开，N1关闭，反馈Q为逻辑1,这种称为正反馈电路正反馈电路：当电路回路中的

输出信号反馈到输入端，且与输入信号同相，正反馈会放大输入信号的变化，导致系统趋向于不稳定状态（如振荡或饱和），常用于振荡器、触发器、比较器等电路中v西工大微电子学院School

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Microelectronics一、技术背景9时钟锁存器三、时序逻辑电路上图为二输入或非门时钟锁存器门级设计，具体如下：当C=1时，第一组或非门输出均为0，反馈到第二组或非门，形成稳定的逻辑状态当C=0时，D为1时，第一组上或非门输出0，下或非门输出1，第二组下或非门输出0，上或非门输出1，此时Q输出为1，

输出为0同理，当C=0，D为0时，Q输出为0，

输出为1时钟锁存器门级设计三态反相器门级设计三态反相器结合反相器和三态输出特性，能够根据控制信号选择是否输出有效逻辑电平或进入高阻态当C=1，第一个反相器有效，反馈反相器处于高Z状态，锁存器对D透明，数据进入锁存器当C=0，第一个反相器处于高Z状态，反馈三态反相器将Q锁存到D锁存：输出不受输入影响，数据被冻结透明：输出实时跟随输入变化，直接透明传递数据时钟锁存器：在时钟信号（Clock）控制下存储数据的锁存器v西工大微电子学院School

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Microelectronics一、技术背景10门控锁存器三、时序逻辑电路门控锁存器：通过一个独立的“使能信号”（Enable）控制数据的锁存，而非直接依赖时钟信号带有两个传输门的门控锁存器及D、C、Q时序波形C=0时，T1关闭（T2打开），Q锁存C=0~1时，T1打开，新数据进入锁存器，T2关闭，防止I2通过T1驱动D的输入电路发生信号竞争，Q透明信号稳定后，I2的输出等于I1的输入，此时T1可以关闭，T2可以打开边沿触发：仅在时钟信号的特定边沿（上升沿或下降沿）时刻对输入数据进行采样并更新输出，而在其他时间输出保持稳定，不受输入变化的影响最常见的边沿触发单元叫触发器FF，包含如下分类：D-FF：D触发器，在时钟信号的上升沿或下降沿（取决于设计）采样输入数据D，并在触发边沿后将D值传递到输出QT-FF：T触发器，在时钟边沿根据输入T的值决定是否翻转当前输出QJK-FF：JK触发器，在时钟边沿根据输入J、K组合执行操作SR-FF：SR触发器，在时钟边沿根据置为输入S和复位输入R更新输出v西工大微电子学院School

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Microelectronics一、技术背景11边沿触发器三、时序逻辑电路C=0时，T1传递数据，T2和T3关闭，数据被加载到主锁存器中，保存足够时间，使通过T1的信号在T2的输入端沉淀C=1时，T1关闭，主锁存器与新传入数据隔开。T2和T3打开，数据从主锁存器传到从锁存器，保存足够时间，允许在I4的输出信号稳定下来T3上的C边沿是D-FF数据传输动作开始标志，因此T3中C控制着D-FF是上升沿还是下降沿触发器两个串联门控锁存器构成的D-FFFF的D、C和Q波形建立时间tsu：D必须先于C的最小时间，是数据进入第一个门控锁存器的电路稳定时间，tsu,cd为统计最小时间保持时间thold：D在时钟边缘后必须保持其状态的时间时钟到Q的时间tcq：C边沿和信号到达输出节点Q之间的最大时间，tcq,cd为统计最小时间时钟脉冲宽度tcw0/tcw1：C=0/C=1时最小时钟脉冲宽度v西工大微电子学院School

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Microelectronics一、技术背景12时钟产生电路三、时序逻辑电路时钟产生电路：用于生成周期性时钟信号的电路模块，为数字系统提供同步时序基准。其核心目标是产生高稳定性、低抖动（Jitter）的方波信号PLL和时钟分布晶体振荡器：利用石英晶体的压电效应产生固定频率RC振荡器：通过电阻（R）和电容（C）充放电产生振荡环形振荡器：由奇数个反相器首尾相连构成，频率由延迟决定时钟产生电路全自动设计半自动设计人工设计锁相环PLL：一种闭环控制系统，通过反馈调节使输出时钟信号的相位和频率与输入参考时钟同步，同时可实现倍频、分频、去抖动等功能PLL和时钟分配电路包含如下三个步骤：将较低频率的电路板时钟转换为较高频率的芯片时钟将芯片时钟信号分配给数千个或数百万个边沿触发的存储器元件确保这些分配的时钟信号完全同步，以便能够发生稳定的高频操作目录123章节介绍组合逻辑电路时序逻辑电路4存储器电路5HDL与FPGAv西工大微电子学院School

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Microelectronics一、技术背景14存储器的分类四、存储器电路存储器：计算机系统中用于存储程序、数据和指令的硬件设备，它是计算机的重要组成部分，负责信息的保存和读取存储方式随机存取存储器只读存储器只读存储器ROM：数据一旦写入后通常只能读取，断电后数据不丢失随机存储存储器RAM：可以随时读写，速度快，但断电后数据会丢失DRAM：动态随机存储器，需要定期刷新以保持数据存储用途主存储器（内存）辅助存储器（外存）高速缓存主存储器：直接与CPU交互，存储当前运行的程序和数据，如RAM辅助存储器：长期存储数据，速度较慢但容量大，如硬盘、U盘高速缓存：位于CPU和内存之间，用于加速数据访问存储介质半导体存储器磁存储器光存储器半导体存储器：RAM、ROM、Flash磁存储器：传统机械硬盘HDD光存储器：CD、DVDSRAM：使用6个晶体管构成一个存储单元，通过交叉耦合的反相器保持数据v西工大微电子学院School

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Microelectronics一、技术背景15存储器电路结构四、存储器电路右图为一个小型16位存储器电路，有序行和垂直列线控制对单个位单元的读取或写入，或者可以将一些核心单元分组为数字字线：存储器中的一种信号控制线，用于选择存储阵列中的某一行，当字线被激活时，该行所有存储单元的数据通路被打开，允许通过位线进行读取或写入操作位线：存储器中用于传输数据信号的导线，负责将存储单元的数据读出或写入存储器电路系统可以是一个完整的集成电路，也可以作为子电路被嵌入一个集成电路中，如微处理器、游戏、DSP或控制器芯片大多数存储器使用一个地址字来选择特定的位。一个n位地址字分为两部分，一部分包含m位，另一部分包含k位，内存中单元总数为2m+k=2n存储器电路系统图与位分配v西工大微电子学院School

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Microelectronics一、技术背景16SRAM四、存储器电路在SRAM单元中，两个反相器构成锁存器，锁存器输入和输出由两个访问晶体管M5和M6控制当WL=1，字线被激活，NMOS晶体管M5和M6打开，锁存器节点Q连接BL，

连接,从而将位线数据带入和带出支持读写操作的单元SRAM单元和六晶体管原理图在进行读写操作前，两个位线需要被预充电到高电压，在预充电脉冲关闭，位线稳定后，打开M5和M6，电荷在位线和处于逻辑0状态的锁存器节点之间流动带电的位线之间产生了一个差值电压，使读（感应）放大器能够对位线电压的差异做出反应。这种方法利用感应放大器的降噪特性实现了更好的稳定性和灵敏度v西工大微电子学院School

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Microelectronics一、技术背景17DRAM四、存储器电路三晶体管DRAM上图为三晶体管DRAM，位线符号改成Dread和Dwrite，电容器Cs是核心单元存储，是M3漏极和M2栅极的寄生电容写操作：写入新位数据，对写位线进行预充电，激活M3，C3根据新的数据被充电读操作：对读位线进行预充电，激活M1，如果Cs存储了逻辑0，M2关闭，读位线保持逻辑1预充电；如果Cs存储了逻辑1，M2被打开，通过M1和M2为读位线提供下拉路径由于Cs上的电荷会通过M3漏极和M2栅极泄露（室温下几ms），因此需要以超过漏电时间常数的速度刷新数据v西工大微电子学院School

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Microelectronics一、技术背景18内存解码器四、存储器电路内存解码器：存储器中的关键电路模块，负责将输入的二进制地址转换为对应的物理存储单元选择信号（如WL、BL），从而定位到具体的存储位置进行读写操作解码器类型行解码器列解码器全解码器分块解码行解码器：选择存储阵列中的行（字线）列解码器：选择存储阵列中的列（位线），通常配合多路复用器（MUX）使用全解码器：直接解码所有地址位（适用于小容量存储器）分块解码：将大容量存储分为多个块，分块译码以降低复杂度使用与非门逻辑的二位解码器目录123章节介绍组合逻辑电路时序逻辑电路4存储器电路5HDL与FPGAv西工大微电子学院School

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Microelectronics一、技术背景20HDL与PLD五、HDL与FPGA硬件描述语言HDL：电子系统硬件行为描述、结构描述、数据流描述的语言利用HDL，在数字电路系统的设计中，可以从顶层到底层（从抽象到具体）逐层描述用户的设计思想，用一系列分层次的模块来表示极其复杂的数字电路系统，并利用EDA工具逐层进行仿真验证，将其中需要变为实际电路的模块组合通过自动综合工具转换为门级网表VHDL：语法严谨，常用于欧洲军工和高可靠性系统Verilog：语法类似C，广泛用于ASIC和FPGA设计HDLVHDLVerilog可编程逻辑器件PLD：可通过编程实现自定义数字逻辑功能的半导体器件，属于硬件可编程芯片类型特点ProgrammableLogicArrayPLA最早的PLD，由可编程与阵列+可编程或阵列组成，灵活性低，已被淘汰ProgrammableArrayLogicPAL固定或阵列+可编程与阵列，比PLA更高效，但不可重复编程GenericArrayLogicGAL可重复擦写的PAL（采用EEPROM工艺），是CPLD的前身ComplexPLDCPLD由多个PAL/GAL模块+可编程互连组成，适合中等规模逻辑Field-Program