电子设计自动化（EDA）技术（第二版） 教案全套 第1-5章 EDA技术简介-典型逻辑电路设计

PAGE南京工程学院教案【封面】任课院系：自动化学院授课时间：学年第学期课程名称电子设计自动化EDA技术C课程编号专业自动化班级自动化课程类别必修课公共基础课□；专业基础课□；专业课■选修课限选课□；任选课■；公选课□总学时数32学分数2考核方式考试□；考查■学时分配课堂讲授32学时；实践课0学时教材名称电子设计自动化（EDA）技术作者葛红宇出版社及出版时间西安电子科技大学出版社，2022.7指定参考书VHDL数字电路设计与应用实践教程作者王振红出版社及出版时间2006.1授课教师张建华职称教授单位自动化学院南京工程学院教案【教学单元首页】第1次课授课学时2教案完成时间：章、节第一章EDA技术简介主要内容EDA的含义、发展、内容EDA的发展趋势EDA的设计流程数字系统设计方法目的与要求理解EDA主要内容、技术特点、及其在现代电子系统设计中所起的作用。了解开发流程、方法与过程重点与难点EDA主要内容EDA开发流程、方法与过程教学方法与手段PPT结合板书第一章EDA技术简介课程主要内容：EDA技术与可编程逻辑器件硬件描述语言VHDLEDA工具软件MAXPlusII参考书目主要参考书目：数字逻辑与数字系统--王永军丛玉珍编著，电子工业出版社数字系统设计与PLD应用技术--蒋璇臧春华编著，电子工业出版社EDA技术及应用--谭会生张昌凡编著，西安电子科技大学出版社VHDL程序设计--曾繁泰陈美金著，清华大学出版社电子设计自动化(EDA)技术--唐亚平主编，化学工业出版社第一节EDA的含义EDA的定义EDA全称为ElectronicDesignAutomation，是以大规模可编程逻辑器件为设计载体以硬件描述语言为系统逻辑描述的主要表达方式以计算机、大规模可编程逻辑器件的开发软件及试验开发系统为设计工具通过有关开发软件，自动完成从软件方式设计电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作最终形成集成电子系统或专用集成芯片的一门新技术EDA进行电子设计特点软件方式的硬件设计软件到硬件的转换由开发软件自动完成设计过程中可用软件仿真在线可编程isp单芯片集成系统，高集成可靠性、低功耗第二节EDA技术的发展三个发展阶段：计算机辅助设计ComputerAidedDesign计算机辅助工程设计ComputerAidedEngineeringDesign电子设计自动化ElectronicDesignAutomation计算机辅助设计阶段(20世纪70年代)：选用中小规模集成电路把设计繁杂劳动如布线布图用2D图形编辑与分析的CAD工具替代系统调试在组装好的PCB上进行计算机辅助工程设计阶段(20世纪80年代)：EDA工具以逻辑模拟、定时分析、故障仿真、自动布局和布线为核心重点解决设计完成之前的功能检测等问题具有自动综合能力的EDA工具大部分原理图出发的工具不适应复杂系统设计电子设计自动化阶段(20世纪90年代)：设计芯片，使用硬件转向设计硬件，片上系统集成，单片系统SOC工具的抽象设计能力，框图、状态图与流程图编辑，具有硬件描述语言(VHDL,ABEL,AHDL)，标准元件库超越电子设计范畴进入其他领域，基于EDA的单片系统SOC，软硬核功能库，基于VHDL自顶向下的设计理念第三节EDA技术的内容大规模可编程逻辑器件PLD-用户编程实现逻辑功能的器件电子设计领域重要器件FPGA与CPLD特色：集成度、速度、可靠性相对ASIC(ApplicationSpecificIntegratedCircuits)开发周期短、投资风险小，VHDL转ASIC快选用：大规模ASIC或单片系统选用FPGA，普通规模CPLD硬件描述语言(HDL)VHDL：IEEE工业标准硬件描述语言，实施通用硬件描述语言Verilog：支持的EDA工具较多，综合过成较VHDL稍简单，高级描述方面不如VHDLABEL：支持不同输入方式的HDL，广泛应用于各种可编程器件的逻辑设计，适于不同规模可编程器件专家认为：未来VHDL与Verilog将承担几乎全部数字系统设计任务开发工具MAX+plusII:Altra开发，支持原理图、VHDL和Verilog文本及波形与EDIF等文件、混合输入ispEXPERT:LatticeSemi开发，支持VHDL、ABEL、Verilog语言的设计、综合、适配、仿真及在线下载FoundationSeries:Xilinx开发，采用自动化的、完整的集成设计环境。第四节EDA软件的构成完整的EDA软件系统应包括：设计输入、设计数据库、分析验证、综合仿真、布局布线等模块设计输入：接受设计输入，语义分析及检查设计数据库：存放系统库单元、用户设计描述及中间设计结果分析验证：各层次模拟验证、设计规则检查、故障检查等综合仿真：各层次综合工具，理想状况为高层次到低层次综合仿真全部由EDA工具自动实现。布局布线：逻辑设计到物理实现的映射，器件不同布线工具不同第五节EDA工具的发展设计输入工具：早期原理图输入为主，80年代后期转向硬件描述语言为主，90年代相继推出图形化免编程输入工具，先图形输入后转化为硬件描述语言具有混合信号处理能力的EDA工具，数字、模拟、微波信号的处理能力仿真工具：合理仿真算法，系统级仿真中系统级模型的建立，电路级仿真中电路级模型的建立设计综合工具：完整的综合工具，可以实现设计前端综合直到设计后端的版图综合以及测试综合的完整综合工具第六节EDA工程设计流程流程图源程序编辑编译：文本/图形编辑器输入设计、排错编译，生成VHDL文件格式，准备逻辑综合。三种编辑方式：原理图、状态图与文本方式逻辑综合与优化：根据设计输入，针对指定硬件编译优化转换综合，获得门级电路甚至更底层的电路描述文件器件布线/适配：针对具体器件进行逻辑映射，包括底层器件配置、逻辑分割与优化、布线，利用适配仿真文件可做精确时序仿真。编程/下载：上述过程无问题，可将产生的配置下载文件经编程器或下载电缆载入目标FPGA或CPLD中硬件仿真/硬件测试：这里的硬件仿真是针对ASIC而言。ASIC设计中，常用FPGA对系统设计进行功能检测，通过后将VHDL设计以ASIC实现，硬件测试则是FPGA或CPLD直接应用于系统进行检测第七节数字系统设计数字系统设计模型根据图示模型，一个数字系统可由数据处理子系统与控制子系统构成。其中数据处理子系统完成数据的采集、存储、运算与传输控制子系统接受外部控制信号与数据处理送出的条件信号，在时钟信号控制下进行状态转换，产生与状态和条件信号对应的输出控制信号，控制数据处理子系统的具体操作。数字系统的设计方法：模块设计法、自顶向下设计法、自底向上设计法自顶向下的设计方法按逐步细化、渐次求精的方法，将数字系统按功能或群组等方法层层分解为关系合理、便于逻辑设计实现的子系统与模块特点：模块化、并行化原则：逐层分解功能、分层次设计，考虑设计层次的方针验证数字系统的设计准则：分割准则：底层逻辑适于表述；相似功能组成功能模块；接口信号尽量少；同层次模块IO与资源平衡；通用性，可移植性可观测：关键点，代表性节点及线路，工作状态同步与异步：尽可能采用同步电路最优设计：资源利用率、工作速度、布线设计艺术：流畅、IO及资源分配、设计及性能瓶颈、可观测性、柔性、器件特点数字系统的设计步骤：任务分析：流程、时序、自然语言汇混合方式提出要求算法确定：系统逻辑实现方法，选优系统建模：框图设计，模块功能清楚、规模合适逻辑描述：流程、框图、描述语言描述功能电路设计与仿真：选择器件及连接关系实现系统逻辑，系统仿真，电路图与硬件描述语言方式物理实现：实际器件实现系统，仪表测量，PCB测试第八节EDA应用展望电类专业教学实践：数字电子技术试验，电子技术课程设计，电子设计大赛高性能电子系统设计科研工作与新产品开发：软件方式设计硬件，系统在线升级、可扩展性集成电路开发机电产品升级换代与技术改造

南京工程学院教案【末页】本单元知识点归纳EDA的含义EDA的主要研究内容EDA的发展趋势EDA的设计流程数字系统设计方法思考题或作业题EDA简述EDA的设计流程简述数字系统的两类主要设计方法EDA的主要应用领域及特点本单元教学情况小结审阅意见审阅人：注：教案首页和末页中间为授课内容南京工程学院教案【教学单元首页】第2次课授课学时4教案完成时间：章、节第二章可编程逻辑器件主要内容可编程逻辑器件的种类、结构特点当前的发展水平、性能特点及其开发应用选择常用可编程逻辑器件目的与要求理解可编程逻辑器件的性能特点与发展掌握可编程逻辑器件的种类、结构、特点及当前的发展水平掌握开发应用选择原则，熟悉常用可编程逻辑器件重点与难点可编程逻辑器件的种类、结构、特点开发应用选择原则，熟悉常用可编程逻辑器件教学方法与手段PPT结合板书第二章可编程逻辑器件基本内容：可编程器件的种类、特点、结构、及主要厂商与产品第一节介绍ASIC与半定制ASICApplicationSpecificIntegratedCircuits-专用集成电路。使电子设计由集成电路芯片使用转向SOC集成度、功耗、可靠性、保密性、isp、开发周期全定制与半定制ASIC，半定制集成电路--SIC，Semi-CustomIntegratedCircuits种类：门阵列(GateArray)、标准单元(StandardCell)、简单可编程逻辑器件(SPLD)、复杂可编程逻辑器件(CPLD)、现场可编程逻辑器件(FPGA)与在系统可编程(isp)逻辑器件可编程ASIC：半定制ASIC的后四种，即SPLD、CPLD、FPGA与ISP器件统称可编程ASIC可编程逻辑器件的发展70年代初：可编程只读存储器(PROM)与可编程逻辑阵列(PLA)，统称现场可编程逻辑阵列(FPLA)70年代末：可编程阵列逻辑(PAL)80年代初：通用阵列逻辑(GAL)器件，可擦除、重复编程、加密等特点80年代中期：Xilinx的现场可编程门阵列(FPGA)90年代初：Lattice的在系统可编程大规模集成电路ispLSI90年代末：Lattice的模拟可编程逻辑器件ispPAC(In-SystemProgrammingAbilityAnalogCircuits)，可实现信号调理、信号处理与信号转换可编程逻辑器件的基本结构及分类基本结构：与阵列、或阵列、输入/输出缓冲电路可编程逻辑器件的分类：SPLDCPLDFPGAISPSPLD：包括PROMPALPLAGAL等器件PROM-固定与阵列和可编程或阵列各一，一般作存储PAL-可编程与阵列+固定或阵列，与阵列可编程使输入项增多，二代的GAL可电擦写、重复编程加密PLA-与阵列或阵列均可编程，缺陷慢速特性与价格CPLD：逻辑板块编程而非逻辑门编程，逻辑宏单元为基础，加上内部与或阵列和外部的输入/输出模块，简单/时序逻辑控制，扩大应用范围、扩展性FPGA:逻辑单元阵列结构,静态随机存取存储工艺,设计灵活、集成度高、重复编程、现场模拟调试验证Isp器件E2CMOS工艺，易用、高性能、具FPGA的灵活性、高密度等特点，在系统可编程器件的互连结构、编程特性互连结构：确定型-每次布线互连线相同，统计型-同功能不同布线如FPGA编程特性：一次可编程与重复可编程第二节复杂可编程逻辑器件(CPLD)EPROM结构的较大规模PLD-CPLD，LatticeAltra与Xilinx均推出CPLDMAX7000系列器件主要器件特性EPM7032EPM7032VEPM7064EPM7096EPM7128EEPM160EEPM7192EEPM7256E提供门120012002500360050006400750010000可用门600600125018002500320037505000宏单元32326496128160192256I/O数36366876100104124164tPD/ns612667.57.51010tUS/ns510556688tFSU/ns3333tCC/ns47444.54.555fCNT/MHz151.990.9151.5151.5125125100100MAX7000器件特点0.8μCMOSEEPROM工艺，可用门600-5000，计数器频率可达151.5MHz，引线端子到引线端子延迟6ns，可编程100次，附加全局时钟、输入使能、快速输入寄存器、可编程电压摆动率、增加连线资源，可用于混合电压系统中，CMOSEEPROM单元实现逻辑函数，快速有效编程EPM7128E功能组成：宏单元与扩展乘积项(共享和并联)构成的逻辑阵列块、可编程连线阵列、IO控制块结构：LAB及其连线构成EPM7128E，LAB通过可编程连线阵(PIA)与全局总线相连，全局总线包括专用输入、IO引线端子与宏单元馈给信号逻辑阵列块LAB16个宏单元阵列构成输入信号：PIA的36个信号、全局控制信号、IO端子到寄存器的直接输入通道宏单元可单独配置为逻辑、组合逻辑工作方式由逻辑阵列、乘积项选择矩阵与可编程触发器构成逻辑阵列实现组合逻辑,提供宏单元五个乘积项乘积项选择矩阵分配乘积项作为或门、异或门主要逻辑输入，实现组合函数；或把乘积项作为宏单元触发器的辅助输入Reset,clear,clock和时钟使能ClockEnable做寄存器使用，宏单元触发器可单独编程为D,T,JK或RS触发器扩展乘积项函数需要乘积项多于五个，可利用共享和并联扩展乘积项节省资源，提高速度共享扩展项，每个LAB有16个，使每个宏单元提供的一个未投入使用的乘积项并联扩展项，一些宏单元中没有使用的乘积项，且可分配到邻近宏单元可编程连线阵列(PIA)完成布线，连接各LAB构成所需要的逻辑MAX7000的PIA具有固定延时，消除了信号之间的时间偏移IO控制块配置I/O引线端子工作方式输入、输出与双向受全局输出使能信号控制，也可与VCC或GND相连引线图第三节现场可编程逻辑门阵列(FPGA)FPGA的基本结构特点类似掩膜可编辑门阵列结构高密度，可达30,000门/片以上可编程、高可靠基本结构-三类可编程资源可编程逻辑块CLB(ConfigurableLogicBlocks)可编程I/O块IOB(Input/OutputBlocks)-连接芯片与外部封装可编程内部连接PI(ProgrammableInterconnect)-连接内部各CLB与IOB，实现逻辑功能FLEX10K系列器件特点集成100,000门集成嵌入式存储块，可提供24KB片内RAM有嵌入式阵列与逻辑阵列各一结构LE组成LAB，LAB行列排成矩阵，每行一个嵌入式阵列块EAB，信号、信号器件引线端子间通过FastTrack互连，行/列连线端接若干IOE嵌入式阵列块EAB：输入输出带寄存器的RAM，还可实现逻辑功能逻辑阵列块LAB：8个LE、与LE相连的进位链与级联链、LAB控制信号、LAB局部互连互连线FastTrack：不同LAB的LE间、LE与器件IO引线端子间的互连输入输出单元IOE：还一个双向I/O缓冲和一个输入输出寄存器可用作输入输出双向引线端子第四节在系统可编程(isp)逻辑器件isp器件基本结构(ispLSI1032EA)特点反复编程、在线编程集成密度6000门64个IO、4个专用输入、4个时钟输入Y0~Y3，5个编程端子、1个复位、2个VCC、4个GND组成（框图如图）4个宏块、全局布线区与时钟分配网络各一宏块由8个GLB、1个输出布线区、1个输入总线、16个I/O端子与2个专用输入端子构成全局布线区GRP(GlobalRoutingPool)芯片中央，连接输入与GLB内部逻辑信号输入输出延迟恒定，且与位置无关宏块(megablock)GLB实现逻辑功能，由可编程与阵列、乘积项共享的或阵列、4个输出逻辑宏单元及控制逻辑构成。4触发器可编程为D、JK与T触发器。结构如下图输出布线区ORP(OutputRoutingPool)：GLB与I/O单元间的可编程互连阵列，实现GLB与I/O的信号传输；高速时GLB可跨ORP与I/O直连输入总线：16位信号通道I/O单元IOC：输入、输出与双向三种模式输出使能乘积项OE：双向IO模式控制时钟分配网络产生5个全局时钟：源于始终输入端Y0~Y5；也可内部时钟专用GLB产生，编程选择ispLSI/pLSI系列器件特性器件1016102410321048-C20322064209621283192PLD门2K4K6K8K1K2K4K6K8KFmax(MHz)110909080/70125125125100100Tpd(ns)10121215-165.57.57.51010宏单元6496128192326496128192寄存器96144192288326496128288IO365472106/1083468102136192器件3256332061925256V5384V5512V6192FF/SM/DM8840PLD门11K14K25K12K18K24K25K45KFmax(MHz)77777012512510077110Tpd(ns)1515157.57.510158.5宏单元256320192256384512192840寄存器3844804162563843844161152IO128160159192288/192384/288208432ispLSI/pLSI器件编程IspLSI器件可在线编程，也可编程器变成pLSI器件编程器编程五线编程接口MODE(TMS)：模式控制SCLK(TCK)：串行时钟，为片内输入数据移位寄存器及编程操作时序逻辑电路提供时钟SDI(TDI)：串行数据与命令输入SDO(TDO)：串行数据输出/ispEN：编程使能地线及ispLSI电源电压监测线

南京工程学院教案【末页】本单元知识点归纳可编程逻辑器件的种类、结构特点当前的发展水平、性能特点及其开发应用选择常用可编程逻辑器件思考题或作业题EDA常用可编程逻辑器件有哪几种，主要厂商有哪些，有哪些系列的产品常见可编程器件的结构如何本单元教学情况小结审阅意见审阅人：注：教案首页和末页中间为授课内容南京工程学院教案【教学单元首页】第3次课授课学时4教案完成时间：2008.1章、节第三章VHDL程序结构主要内容程序基本结构结构体结构体的描述方法结构体的子结构设计方法目的与要求理解掌握VHDL程序的基本组成掌握实体、结构体的描述方法掌握常用子结构的进程、模块、子程描述方法重点与难点VHDL程序的基本组成结构体描述的三种方法及特点Process、block、Subprograms的使用教学方法与手段PPT结合板书第三章VHDL程序结构基本要求：理解掌握VHDL程序的基本组成、掌握实体、结构体的设计方法掌握结构体描述的行为描述、数据流描述与结构化描述方法，掌握常用子结构的进程、模块、子程描述方法第一节VHDL程序基本结构基本组成VHDL程序包括实体Entity、结构体Architecture、配置Configuration、包集合Package、库Library五部分实体：程序基本单元，包括实体及结构体说明，可以代表系统、电路或芯片。看例子…-MAX+PLUSIIVHDLTemplate-ClearablelaudableenablecounterLibraryIEEE;USEieee.std_logic_1164.allENTITYentity_nameIs-实体描述开始PORT(-端口说明开始SIGNAL_data_input_name:ININTEGERRANGE0TO_count_value;SIGNAL_clk_input_name:INSTD_LOGIC;SIGNAL_clm_input_name:INSTD_LOGIC;SIGNAL_ld_input_name:INSTD_LOGIC;SIGNAL_count_output_name:OUTINTEGERRANGE0TO_Count_value;)-端口说明结束ENDentity_name;-实体描述结束ARCHITECTUREcounterOF_entity_nameIS-结构体描述开始SIGNAL_count_signal_name:INTEGERRANGE0TO_count_value;BEGINPROCESS(_clk_input_name,_clrn_input_name)–进程描述开始BEGINIF_clrn_input_name=‘0’THEN_count_signal_name<=0;ELSIF(_clk_input_name’EVENTAND_clk_input_name=‘1’)THENIF_ld_input_name=‘1’THEN_count_signal_name<=_data_input_name;ELSEIF_ena_input_name=‘1’THEN_count_signal_name<=_count_signal_name+1;ELSE_count_signal_name<=_count_signal_name;ENDIF;ENDIF;ENDIF;ENDPROCESS–进程描述结束_count_output_name<=_count_signal_name;ENDcounter;-结构描述结束系统实体唯一，结构体可不唯一实体-提供系统公共信息结构体：功能、行为、数据流程与结构实体的组织及设计方法实体构成：实体名、类属表、端口表、实体说明与实体语句构成格式：ENTITY实体名Is[GENERIC(类属表);][PORT(端口表);]实体说明;[BEGIN实体语句;]END[ENTITY]实体名实例ENTITYadd8IsPORT(b:instd_logic_vector(7downto0);a:instd_logic_vector(7downto0);Ci:instd_logic;Sum:outstd_logic_vector(7downto0);Co:outstd_logic;)ENDadd8实体说明“ENTITY实体名Is”开始，“END实体名”结束描述元件或模块与外界联接关系层次化设计中模块或系统的I/O器件设计中芯片I/O类属说明实体说明的可选项，端口说明之前，提供静态信息格式:GENERIC[CONSTANT]名字表:[IN]子类型标识[:=静态表达式],…]例：GENERIC(m:TIME:=3ns)端口说明实体与外部接口的描述，功能对应于电路引脚可被赋值或作为变量使用结构：名称、通信模式与数据类型端口名称：外部引脚名，例CLR,CLK,CS…通信模式：数据、信号通过端口的方向类型：IN,OUT,INOUT,BUFFERIN:数据流入，单向，例EN,CS,CLK,AddOUT:数据输出，实体内不可读，不用于内部反馈INOUT:双向，可代替其余三个类型，如数据总线BUFFER:类似OUT，允许内部引用数据类型布尔Boolean,位Bit,位矢量Bit-vector与整数Integer例：Entityand_gateISGeneric(tpa_hl,tpd_lh:time:=lnsN:positive:=2);Port(input:inbit_vector(1ton);Output:outbit);ENDand_gate;实体说明部分实体说明部分放在端口说明下面，定义实体接口的公共信息含实体说明部分的程序ENTITYramISPORT(addr:INbit_Vector(15DOWNTO0);Data:OUTbit_Vector(31DOWNTO0);Sel:INbit);TYPEinstructionISARRAY(1TO5)OFNatural;TYPEprogramISARRAY(NaturalRANG<>)OFinstruction;USEWork.timing_pkg;PROCEDUREinitialization(SIGNALcontent:bit_vector(31DOWNTO0)ISBEGINCONTENT<=(OTHERS=>′1′)AFTERsome_delay;ENDPROCEDUREinitialization;ENDram;实体说明语句部分实体说明的一般格式含实体语句，是实体接口的共同部分实体说明语句是并行语句，如并行断言、过程调用与被动进程，要求使用被动句，不含信号赋值例：USEwork.My-pky.all-设my-pky包含work类型说明EntityLatchISPort(dx:INword-设my-pky对该设计实体可见dy:OUTwordLoad,clk:INbit);CONSTANTsetup:time:=12ns;Usework.timing_pkg.all;-设my-pky包括chicktiming过程BEGINChecktiming(setup,dxin,load,clk);-实体语句部分ENDLatch;第二节结构体基本概念作用：说明实体行为、功能与数据流程，指定连接关系。三种功能描述法行为描述法：采用进程语句顺序描述实体行为数据流描述法：采用进程语句顺序描述数据加工处理存储结构描述法：并行语句描述实体结构组织及元件互连关系结构体格式ARCHITECTURE结构体名OF实体名IS定义语句，内部信号，常数，数据类型，函数定义BEGIN[并行处理语句]；[进程语句]；END结构体名；结构体的命名--自由命名，尽量功能结构一目了然ARCHITECTUREbehacvioralOFmuxIS用结构体行为命名ARCHITECTUREdataflowOFmuxIS用结构体的数据流命名ARCHITECTUREstructuralOFmuxIS用结构体的组织结构命名定义语句关键字ARCHITECHTURE与BEGIN之间定义内部信号、常数、数据类型、函数定义-结构体内有效实体说明中IO信号为外部信号，结构体定义内部信号例：ARCHITECTUREstructuralOFmuxISSIGNALab:bit;SIGNALx:std_Logic_vector(0to7);BEGIN……ENDstructural;并行处理语句结构体功能定义及行为描述采用结构描述方式，并行语句表达连接关系，无顺序关系多进程结构体，进程间并行，进程内有顺序例：并行语句描述的结构体组织ENTITYmuxISPort(do,dl:INBit;Sel:INBit;G:OUTBit);ENDMUX;ARCHITECTUREdataflowOFmuxISBEGINg=(D0ANDSel)OR(NOTSelANDD1);ENDDATAFLOW第三节结构体的描述方法描述方法：行为描述、数据流描述与结构化描述结构体的行为描述BehavioralDescription按算法的路径来描述，高层次描述--高级语言，抽象描述而非某一器件例：Libraryieee:useieee.std_logic_1164.all:ENTITYcomparatorISPort(a,b:INstd_logic_vector(7downto0);g:OUTstd_logic);ENDcomparator;ARCHITECTUREbehavioralOFcomparatorISBEGINComp:PROCESS(a,b)-敏感表a与b,变化一次产生一个输出BEGINifa=btheng<=‘1’;elseg<=‘0’;ENDIF;ENDPROCESSComp;ENDbehavioral;结构体的数据流描述DataflowDescription,描述数据流程路径方向与结果常采用条件赋值Case-When,选择赋值With-Select-When例：Libraryieee:useieee.std_logic_1164.all:ENTITYcomparatorISPort(a,b:INstd_logic_vector(7downto0);g:OUTstd_logic);ENDcomparator;ARCHITECTUREdataflowOFcompISBEGINg<=“1”when(a=b)else”0”;ENDdataflow;结构体的数据流描述采用布尔方程，也可用数据流描述用布尔方程的数据流描述法设计的8位比较器Libraryieee:useieee.std_logic_1164.all:ENTITYcomparatorISPort(a,b:INstd_logic_vector(7downto0);g:OUTstd_logic);ENDcomparator;ARCHITECTUREboolOFcomparatorISBEGINg<=not(a(0)xorb(0))andnot(a(1)xorb(1))andnot(a(2)xorb(2))andnot(a(3)xorb(3))andnot(a(4)xorb(4))andnot(a(5)xorb(5))andnot(a(6)xorb(6))andnot(a(7)xorb(7))ENDbool;数据流描述法采用并发信号赋值语句，而非进程顺序语句结构体的结构化描述结构化描述常用于层次设计比较器设计中说明了实体的IO关系，其中的xnor2与and8为标准元件，利用use调用。复杂系统设计，分模块并行设计例：Libraryieee:useieee.std_logic_1164.all:ENTITYcomparatorISPort(a,b:INstd_logic_vector(7downto0);g:OUTstd_logic);ENDcomparator;USEwork.gatespkg.all;ARCHITECTUREstructuralOFcomparatorISsignalx:std_logic(0to7)BEGINu0:xnor2PORTMAP(a(0),b(0),x(0));u1:xnor2PORTMAP(a(1),b(1),x(1));u2:xnor2PORTMAP(a(2),b(2),x(2));u3:xnor2PORTMAP(a(3),b(3),x(3));u4:xnor2PORTMAP(a(4),b(4),x(4));u5:xnor2PORTMAP(a(5),b(5),x(5));u6:xnor2PORTMAP(a(6),b(6),x(6));u7:xnor2PORTMAP(a(7),b(7),x(7));u8:and8PORTMAP(x(0),x(1),x(2),x(3),x(4),x(5),x(6),x(7),g);ENDstructural;第四节结构体的子结构设计方法实体多个结构体，复杂结构体采用多子结构模块描述子结构形式：多进程Process、多模块block，多子程Subprograms复杂结构体的多进程描述进程语句结构[进程名]:PROCESS(信号1,信号2,…)变量说明BEGIN…ENDPROCESS(进程名);进程语句顺序性系统仿真时，Process中语句按结构来描述，顺序一条一条向下执行这种顺序语句只在Process与Subprograms中使用例：ENTITYmuxISPort(do,dl，sel:INBit;G:OUTBit);ENDMUX;ARCHITECTUREconnectOFmuxISBEGINP1:Process(d0,d1,sel)VARIABLEx1,x2,x3:bit;BEGINx1:=d0andsel;x2:=d1and(notsel);x3:=x1orx2;ENDProcessP1;ENDconnect进程的启动与执行Process的敏感量发生变化启动进程无敏感量时使用Wait语句例1：WAITONaFOR50ns-a发生变化50ns后进程执行例2：WAITONaUNTILb=‘1’-a变化后进程执行直到b=1说明Process一定要有敏感量表或wait语句，否则陷入死循环结构体的多进程组织方法：复杂系统实体可有多个结构体，每个结构体可有多个进程，例：进程通讯通过信号或共享变量多进程并发执行，敏感信号变化启动进程进程内顺序执行两进程结构体实例ENTITYprocess_comISPort(P1:INBit;P2:OUTBit);ENDprocess_com;ARCHITECTUREcatchOFprocess_comISSIGNALP21,P12:bit:=“0”BEGINComA:Process(P1,P21)BEGINIF(P1’EVENTANDP1=“1”)OR(P21’EVENTANDP21=“1”)thenP12<=‘1’after20ns;‘0’after30ns;ENDIF;ENDProcessComA;ComB:Process(P12)BEGINIF(P12’EVENTANDP12=“1”)thenP21<=‘1’after10ns;‘0’after20ns;P2<=‘1’after20ns;ENDIF;ENDProcessComB;ENDcatch复杂结构体的多模块描述Block模块结构块结构名：BlockBEGIN….ENDBlock块结构名；例:ENTITYmuxISPort(do,dl，sel:INBit;g:OUTBit);ENDMUX;ARCHITECTUREconnectOFmuxISsignalx1,x2,x3:bit;BEGINComa:BlockBEGINx1:=d0andsel;x2:=d1and(notsel);x3:=x1orx2;ENDBlockComa;ENDconnectBlock模块并发性及执行条件--Block内语句可并行，其外结构体内直接书写语句也并行条件并发GuardedBlock与无条件并发条件并发格式：Block[控制条件布尔表达式]例:ENTITYdffISPort(d,clk:INBit;g,gb:OUTBit);ENDdff;ARCHITECTUREdff_guardedOFdffISBEGINComA:Block(clk=‘1’)-clk为真启动BlockBEGINg<=GUARDEDdafter5ns;-d值经5ns后从g端输出gb<=GUARDEDNOT(d)after10ns;ENDBlockComA;ENDdff_guarded-clk为假，g、gb保持原态不变结构体的子程序调用描述子程序子程序内部值不能保持;返回后才能再次调用包括过程PROCEDURE与函数FUNCTION过程PROCEDURE格式：PROCEDURE过程名(参数1;参数2;…)IS[定义语句]:(变量定义)BEGIN[顺序处理语句]:(过程语句)END过程名参数可以是输入，也可以是输出一般IN做常数处理，OUT和INOUT作为变量进行拷贝调用结束，变量OUT和INOUT拷贝至调用者信号与变量中若过程调用需将OUT和INOUT做信号用，要求特别指明eg.ProcedureV_T_i(y:INstd_logic_vector;flag:OUTBoolean;g:INOUTinteger)ISBEGINg:=0;flag:=FALSE;FOR:INy’rangeloopg:=g*2;IF(y(i)=1)THENg:=g+1;ELSIF(y(i)=0)THENflag:=TRUE;ENDIF;ENDLOOPENDV_T_i函数FUNCTION格式：FUNCTION函数名(参数1;参数2;…)RETURN数据类型名IS[定义语句];BEGIN[顺序处理语句];END函数名参数均为输入信号，无需指明参数类型与信号方向一般，FUNCTION各种功能函数集中在包集合(package)几个函数构成一个包集合，几个包集合构成一个Library库例:函数的结构与组织方法LIBRARYIEEEUSEIEEESTD_logic_l164.ALL:PACKAGEcpldISfunctionmax(a:std_logic_vector;b:std_logic_vector);RETURN:std_logicvector;ENDcpld;PACKAGEBODYcpldISFUNCTIONmax(a:std_logic_Vertoc;b:std_logic_vector)RETURNstd_logic_vectorISVARIABLETMP:std_logic_vector(a1range);BEGINIF(a>b)THENTmp:=a;ELSETmp:=b;ENDIF;Returntmp;Endmax;Endcpld;函数调用方法例：LIBRARYIEEEnewLIB；USEIEEEstd_logic_1164.ALL；USEnewLib.cpld.ALL；ENTITYpackdetectISPort(data:INstd_logic_vector(7DOWNTO0);Clk,set:INstd_logic;Gb:OUTstd_logic_vector(7DOWNTO0);ENDpeckdetect;ARCHITECTUREF_exampleOFpeckdetectISSIGNALPC:std_logic_vector(7DOWNTO0);BEGINGb<=PC;PROCESS(clk)BEGINIF(clk'eventandclk='1')THENIF(set='1')THENPC<=data:ELSEPC<=MAX(data,pc);ENDIF;Endprocess;Endf-example;

南京工程学院教案【末页】本单元知识点归纳程序基本结构结构体结构体的三种描述方法结构体的子结构设计方法思考题或作业题EDA试述结构体的三种描述方法（行为描述、数据流描述与结构化描述）复杂子结构的设计方法有那些，基本格式如何？理解函数、程序包、库的关系本单元教学情况小结审阅意见审阅人：注：教案首页和末页中间为授课内容南京工程学院教案【教学单元首页】第4次课授课学时2教案完成时间：2008.1章、节第四章VHDL语言的客体及其分类主要内容标识符对象数据类型类型转换词法单元运算操作符目的与要求理解掌握常用标识符规则、对象的类型及区别、VHDL的常用数据类型及使用、常用类型转换函数的用法、基本的词法单元规则、常用运算操作符重点与难点对象的类型及区别VHDL的常用数据类型使用方法常用类型转换函数的用法基本词法单元规则常用运算操作符教学方法与手段PPT结合板书第四章VHDL语言的客体及其分类基本要求：理解掌握常用标识符规则、对象的类型及区别、VHDL的常用数据类型及使用、常用类型转换函数的用法、基本的词法单元规则、常用运算操作符第一节标识符版本：VHDL87-短标识符，VHDL93-短标识符与扩展标识符短标识符基本规则：英文字母打头字符含数字、大小写字母与下划线下划线前后必有字母或数字综合仿真，不区分大小写扩展标识符反斜杠定界-\parameter_setting\可含图形、空格-\100$\、\poweron\反斜杠间可用保留字-\end\界定符间可数字打头-\2MCU\允许多个下划线-\Chip_Select_of_8255\区分大小写-\EDA\不同于\Eda\不同于短标识符-\EDA\与Eda或eda不同第二节对象即赋值客体，包括常量、信号、变量与文件(文件为VHDL93通过)对象说明：对象类别标识符表：子类型标识[:=初值]常量-constant说明格式：CONSTANT常量名:数据类型:=表达式CONSTANTwidth:integer:=8;CONSTANTVcc:real:=5.0;CONSTANTDelay:time:=100ns;CONSTANTPBUS:BIT_VECTOR:=“10110011”;常量值运行中不变(改变实体常量说明重新编译才能改变常量)程序包、实体、结构体或进程说明域中须对常量标识符、类型及常量值进行指定定义在程序包中的常量可由所在任何实体与结构体调用定义在实体内常量仅在实体内使用，定义在进程内常量仅在进程内使用变量-Variables格式：VARIABLES变量名:数据类型约束条件:=表达式VARIABLESresult:std_logic:=’0’;VARIABLESx,y,z:integer;VARIABLEScount:integerrange0to255:=10;使用规则变量赋值是直接非预设的。某一时刻仅包含一个值赋值符号用‘:=’表示，赋值无延时变量不用于硬件连线与存储元件仿真模型中，变量用于高层次建模系统综合时，变量用于计算，作为索引载体与数据暂存进程中，变量仅适用于进程内。变量用于进程外时需将变量赋给一个信号，即进程数据传递通过信号实现信号-Signal-硬件实体连接的抽象表示格式：SIGNAL信号名:数据类型约束条件:=表达式SIGNALsys_clk:BIT:=’0’;-系统时钟变量SIGNALsys_busy:BIT:=’0’;-系统总线状态变量SIGNALcount:BIT_VECTOR(7DOWNTO0);-计数器宽度使用规则直接赋值符号‘:=’，信号初始值，不产生延时代如赋值符号‘<=’，变量间的信号传递，允许延时，例：T1<=T2after20ns文件-Files大量数据传输，包含专门数据类型数值，仿真激励与输出IEEE1076的TXETIO程序包中定义的文件IO传输procedureReadline(F:inText;L:outLine);procedureWriteline(F:outText;L:inLine);procedureRead(L:inoutLine;Value:outstd_logic;Good:outboolean);第三节数据类型标准定义的数据类型布尔量-BOOLEAN:二值枚举量-“真”与“假”无数量概念，只能逻辑运算不能算术运算常表达信号的状态、总线控制权、仲裁情况、忙闲状态等仿真时仿真工具自动对布尔量赋值情况进行检查初始值一般为FAILURE字符-CHARACTER:编程时用单引号括起来,‘a’,‘A’不同VHDL对字母大小写不敏感，但区分字符量中的大小写，‘1’为字符(3)字符包括字母、数字及特殊字符字符串-STRING:双引号括起来的字符系列，如“VHDL”又称字符矢量或字符串数组一般用于程序提示、结果说明等场合整数-INTEGER:范围-(231-1)到231-1可用进制表示不能看作矢量，不能单独对某位操作不用于逻辑运算，只用于算术运算范围应有约束，如VARIABLEA:INTEGERRANGE–128to128可用来抽象地表达总线状态实数-REAL:范围-1.0E+38到+1.0E+38有些数可实数表示也可整数表示如:99与99.0,类型不同值相同也称浮点型(FLOATINGTYPE)，多数EDA工具不支持浮点运算位-BIT通常表示信号值通常用单引号括其值，如:TYPEBITIS(‘0’,‘1’)其值‘0’，‘1’分别表示‘假’与‘真’时间-TIME又称物理类型(PHYSICALTYPES)范围-(231-1)到231-1内容包括整数与单位一般用于仿真而不用于综合单位Fs,Ps,Ns,Us,Ms,Sec,Min,Hr错误等级-SEVRITYLEVEL:表示电子系统工作状态错误等级:NOTE,WARNING,ERROR,FAILURE四级常用来在仿真时给开发者提供电子系统工作情况自然数-NATURAL与正整数-POSITIVE自然数与正整数为整数的子集自然数是0和0以上的整数例：ENTITY_compareISPORT(a,b:INTEGERRANGE0to9:=0;C:OUTBOOLEAN);ENDcompare用户定义的数据类型枚举类型-ENUMERATEDTYPE把类型各元素枚举出来书写格式为：TYPE数据类型名IS(元素，元素，……)；eg1:TYPEPCI_BUSstateIS(Idle,busbusy,write,read,Backoff);-PCI总线状态机变量eg2:TYPEstd_UlogicIS(‘U’,‘X’,‘1’,‘0’,‘Z’,‘W’,‘L’,‘H’,‘-’);-未定义,强迫未知,强迫为1,强迫为0,高阻,弱未知,弱0,弱1,可忽略值整数类型与实数类型-INTEGERTYPES,REALTYPESVHDL语言标准中已定义，自定义用于特殊用途，一般格式：TYPE数据类型名IS数据类型定义约束范围;eg1:TYPEdigitISINTEGERrange0TO255数组(ARRAY)类型程序设计中，相同类型数据集合形成的数据类型，可二维和多维格式-TYPE数据类型名ISARRAY(1NTEGER0TO9)OFSTD_LOGIC数组类型在总线定义及ROM，RAM等电子系统设计的建模中应用。多维数组不能生成逻辑电路，EDA工具不能用多维数组进行设计综合设计仿真及系统建模多维数组要用多个范围来描述记录类型-RECODETYPES，不同类型数据组织在一起形成的数据类型格式：TYPE数据类型ISRECORD元素名：数据类型名；元素名：数据类型名；…ENDRECORD;记录用于描述总线，通讯协议很方便。记录适用于仿真。从记录中提取元素的数据类型应用“．”。例：TYPEPCIBUSISRECORDADDR:STD_LOGIC_VECTOR(31DOWNTO0)DATA:STD_LOGIC_VECTOR(31DOWNTO0)ENDRECORD;...SIGNALDECODEl，DECODE2:STD_LOGIC_VECTOR(31DOWNTO0);PCIDEVICEl<=DECODEl.ADDR;PCIDEVICElRAM<=DECODEl.DATA;文件类型-FILESTYPES，在系统环境中定义为代表文件的一类客体，可以赋值。其值是系统文件中值的序列。格式：TYPE文件类型名ISFILE限制：例:TYPEtextISFILEOFstring;TYPEinput-typeISFILEOFcharacterVHDL中，程序TEXTIO中有两个预定义标准文本文件FILEinput:textOPENread_modeIS"TSDINPUT";FILEinput:textOPENwritemodeIS"TSDINPUT";存取类型-ACCESSTYPE,用于客体间建立联系，或对象分配或释放存储空间。VHDL标准IEEEstd_1076的程序包TEXTIO中，定义了一个存取类型：TYPElineISACCESSstring表示LINE类型变量，值为指向字符串的指针。仅有变量可以定义为存取类型：VARIABLElinebuffer:line;第四节数据类型转换VHDL中，变量、信号、常量、文件赋值时，类型要一致。不同类型数据变换方法:类型标记法、函数转换法和常数转换法。类型标记法类型标记即类型名称。它仅整数与实数间的转换例：variableI：integer；variableR：real；i:=integer(r)；r:=real(i)；-能正常工作，可被EDA工具编译逻辑综合。程序包NUMERIC_BIT中有符号数SIGNED和无符号数UNSIGNED与位矢量BIT_VECTOR可用类型标记法转换程序包NUMERIC_STD中SIGNED和UNSIGNED与STD_LOGIC_VECTOR相近，可用类型标记法进行转换。函数法VHDL语言标准中的程序包提供3种变换函数STD_LOGIC_1164程序包定义的转换函数：TO_STD_LOGICVECTOR(A)；-位矢量BIT_VECTOR转换为标准逻辑矢量STD_LOGIC_VECTORTO_BITVECTOR(A)；-标准逻辑矢量STD_LOGIC_VECTOR转换为位矢量BIT_VECTORTO_STDLOGICV(A)；-BIT转换为STD_LOGICTO_BIT(A)：-标准逻辑STD_LOGIC转换BIT例:SIGNALa:BIT_VECTOR(11DOWNTO0)；SIGNALb：STD_LOGICVECTOR(11DOWNTO0)：A<=X"A8"；-十六进制代入信号aB<=to_std_logic_vector(x"AFT")；B<=to_std_logic_vector(B”1010-0000-1111”)；std_logic_arith程序包定义的函数COMV_STD_LOGIC_VECTOR(A,位长);-integer,singed,unsigned转换成Std_logic_vectorCONV-SIGNED(A)；-integer,unsigned转换成signedCONV-INTEGER(A)：-signed,unsigned转换成integerstd_logic_unsigned程序包定义的转换函数CONV-INTEGER(A)；-STD_LOGIC_VECTOR转换成integer例:LIBRARYIEEE；USEIEEE_STD_LOGIC_1164.ALLENTITYcountorISPORT(data:INSTD_LOGIC_VECTOR(7DOWNTO0)；...ENDcounter：ARCHITECTUREtextOFcountISSignalin_name：IntegerRANGE0TO255;...BeginIn-name<＝conv-integer(DATA);...ENDTEXT用常数实现类型变换CONSTANTtpyeconv-con:typeconv-type：＝('0'|'L'＝>'0','I'|'H'=>'I',others=>'0');SIGNALb:bit；SIGNALS:Std_Ulogic：BEGINB<＝TYPECONV-CON(s)；-类型转换式END;数据类型的限定VHDL程序中，为避免EDA工具判定失误，在数据前应加类型名。例：A<=std_logic_vector("01101001”)；SUBTYPEstd3bitISSTD_LOGIC_VECTOR("01101001");CASEstd3bit(a&b&C)ISWHEN"000"=>Y<="01111111";WHEN"001"=>Y<="10111111";WHEN"010"=>Y<="11011111";WHEN"011"=>Y<="11101111";IEEE标准数据类型“std_logic”和“std_logic_vector'-VHDL‘93的STD_LOGIC中不定状态方便系统仿真,高阻方便双向总线的描述-‘U’‘X’‘0’‘1’‘Z’‘W’‘L’‘H’‘-’表示初始值不定,未知,0,1,高阻,弱信号不定/未知,弱信号0,弱信号1与不可能情况-STD_LOGIC与STD_LOGIC_VECTOR为IEEE标准化数据类型，使用时在程序中必须写出库说明语句和使用程序包集合说明语句第五节词法单元注释目的:保证VHDL程序可读性，位置:程序行的末尾，连字符后注释非设计描述有效部分，编译后存入数据库中的部分不含注释部分例：Trant<=Frame&idle&irdy&devseI-PCI总线数据传输译码逻辑之一数字两类数字表示法分为:十进制表示法和基表示法十进制数表示法-格式:十进制文字::=整数[整数][指数]其中,整数::=数字或下划线连接的数字,指数::=E[+]整数或E[-]整数整数举例：089，0，456-78，2e8，5e3。实数举例：12.0，0.0，3.14159，1.2E-3，2.4e+5二、八、十六进制数的基表示法格式:以基表示的数::=基#基于基的整数[基于基的整数]#指数其中,基::＝整数,基于基的整数::＝扩展数字{[下划线]扩展数字)扩展数字::＝数字/字母十六进制数中，数字用0-F共16个符号表示数字称为扩展数字。整数举例：十进制值数255，用基表示法为：2#11111111#-二进制表示8#377#-八进制表示16#FF#-十六进制表示浮点数举例：16#0F#E+0,16#FFFF#E+l字符和字符串-VHDL中，字符为单引号括起来的ASCII字符,格式：字符文字::='图形字符'例:'1'，'A'，'F'…-字符串为双引号括起来的图形字符序列,格式:字符串文字::=“{图形字符}”例："PCIBUSinterface"，"Thisstringconstainaninformation“位串双引号括起来的扩展数字序列，在数字序列前冠以基数说明符。格式：位串文字::=基数说明符"位值"位值::=扩展数字{或下划线扩展数字}位串长度是该位串扩展数字序列，等价于二进制数的长度。举例：B“1111-1100'’X“FBC”O“371”基数说明符::=B|O|X,B二进制说明符，O八进制说明符，X十六进制说明符第六节运算操作符运算操作符:逻辑运算符,关系运算符,算术运算符,并置运算逻辑类型的变量要用逻辑操作符整数实数类型的变量要用算术操作符逻辑运算符LOGICAL种类:NOT-取反,AND-与,OR-或,NAND-与非,NOR-或非,XOR-异或逻辑运算适用的变量STD_LOGIC,BIT,STD_LOGIC_VECTOR上述数据逻辑运算，运算符的左边、右边以及代入的信号类型必须相同VHDL语句存在两个逻辑表达式时，左右没有优先级差别一个逻辑式中先做括号里的运算，再做括号外运算逻辑运算符规范写法：a<=bANDcANDdANDe;等价于布尔代数方程：a=b×c×d×e算术运算符VHDL有10种算术运算符，其中3种可以被EDA工具综合为逻辑电路:十加运算,-减运算,*乘运算,/除运算,MOD求模运算,REM取余运算,+正,-负,**指数运算,ABS取绝对值算术运算符使用规则：+、-、正负操作，即一元运算，可以是整数、实数、物理量+、-、加减可以是整数、实数。两操作数必须类型相同*、/乘除操作数可以同为整数和实数，物理量乘或除以整数仍为物理量，物理量除以相同的物理量、商为整数或实数MOD、ROM、求模取余运算操作数必须是同一类型加减乘能综合为逻辑电路，其余综合成逻辑电路很困难或不可能关系运算符关系运算符用于两个对象比较运算，分为：=等于,/=不等于,<小于,<=小于等于,>大于,>=大于等于运算符使用规则：两对象比较，数据类型一定要相同=和/=可用于所有数据对象的比较。>,>=,<,<=用于整数、实数位、位矢量及数组类型的比较<=的两种含义：代入符和小于等于符，具体情况根据上下文判断两个位矢量比较时，自左至右按位比较。位矢量在程序包中，对“STD_LOGIC_VECTOR”关系运算作为专门定义；位矢量比较前，须说明调用该包集合例：SIGNALastd_logic_vector(3DOWNTO0)；SIGNALbstd_logic_vector(3DOWNTO0)；a<="1010";-将10代入a，代入符赋值B<="0111";-将7代入b，代入符赋值IF(a>b)THEN-关系比较符C<="0000"；-代入赋值符ELSEC<="1111";-代入赋值符ENDIF;...并置运算符-VHDL中，并置运算符"&"用于位连接。使用规则:并置运算符可用于位连接，形成位矢量并置运算符可用两个位矢量的连接构成更大的位矢量位连接，可以用并置符连接法，也可用集合体连接法。例：DATA_C<=D0&D1&D2&D3：DATAC<=(DO，D1，D2，D3)：此时，若有一位矢量:SIG