逻辑电路设计基础课件

逻辑电路设计基础

逻辑代数逻辑变量和基本的逻辑运算逻辑变量逻辑代数的变量，并用大写字母A、B、C、

表示算术运算和逻辑运算逻辑代数中的三种基本运算逻辑与（逻辑乘）：只有决定事物结果的全部条件同时具备时，结果才发生。逻辑或（逻辑加）：在决定事物结果的诸条件中只要有任何一个满足，结果就会发生。逻辑非（逻辑反）：只要条件具备了，结果便不会发生。而此条件不具备时，结果一定发生。与逻辑或逻辑非逻辑+_ABYY=A

BY=Y=A+BAB+Y_A+Y_ABY000011101111ABY000010100111AY0110ABYABYABY1或门ABYABYABY&与门AYAYAY1非门(a)常用符号(b)美、日常用符号(c)国标符号(a)常用符号(b)美、日常用符号(c)国标符号ABYABYABY&与非门ABYABYABY1或非门异或门ABYABYABY=1异或非门ABYABYABY=逻辑代数常见的门电路与非门或非门与或非门异或门异或非门

AB&CDY1与或非门的国标符号=AB正逻辑或门正逻辑与门负逻辑与门负逻辑或门正逻辑与负逻辑正逻辑:“1”逻辑代表真，“0”逻辑代表假负逻辑:“0”逻辑代表真，“1”逻辑代表假ABY000010100111Y=A

BY=A+B实际中：ABY与门作开关使用。异或门ABYY=A

BB=0，Y=0B=1，Y=AB=0，Y=AB=1，Y=A作可控求反器、比较器使用。逻辑代数的基本公式变换律

A+B=B+AA

B=B

A结合律

A+(B+C)=(A+B)+C分配律

A

(B+C)=A

B+A

C吸收律

A+A

B=A第二吸收律

A+A

B=A+B反演律

A+B=A+B重叠律

A+A=AA

A=A互补律

A+A=1A

A=0基本公式验证方法逻辑代数的基本定理代入定理反演定理对偶定理逻辑门电路1．介绍基本门电路的概念2．将讨论数字集成电路的几种主要类型,重点是双极型TTL集成门电路3．MOS型数字集成电路一、与门电路工作原理、逻辑符号3.7V0V3V0.7VRD1D2ABFVCC+6V3.9k输入

VA（V）

VB（V）

输出VF（V）000330330003电位关系AB00011011F0001真值表逻辑关系：F=A·BFAB电路工作原理、逻辑符号2.3V0V3V-0.7V-VEERD1D2ABF-6V3.9k二、或门

输入

VA（V）

VB（V）

输出VF（V）000330330303电位关系AB00011011F0111真值表逻辑关系：F=A+BABY三、非门输入输出电位关系输入VI(V)输出VF(V)0330输入A输出F0110真值表逻辑关系：Y=AAYVOAVIR1RCVCCFTβiBiCTTL集成逻辑门电路

TTL与非门e3c1T2b5c2T1T3F360ΩABCb1b3e2b4c4T4T5R1R2R4R3VO3kΩ750Ω100Ω3kΩc5c3R5+5V输入级：由多发射极晶体管T1和电阻R1组成，实现与逻辑功能。中间级：由T2、R2、R3组成，c2e2同时输出两个相位相反的信号，保证T4和T5管一个导通时，另一个就截止。输出级：由R4、R5、T3、T4、T5组成，T5是反相器，T3、T4组成复合管构成一个射随器，作为T5管的有源负载，与T5组成推拉式电路，其它类型的TTL门电路

一、集电极开路门(OC门)线与:把几个逻辑门的输出端直接连在一起,实现逻辑与1、TTL与非门直接线与出现的问题：F1=1,F2=0.就会在电源和地之间形成一个低阻通路,破坏了逻辑关系,而且还会把截止门中的导通管T4烧坏。

VCCVCC

R2

R4

R2

R3

T3

T4

T2

T5

F1F2FⅠ门Ⅱ门两个TTL与非门线与时输出的情况i2、集电极开路门(OC门)电路结构：把TTL与非门电路的推拉输出级改为三极管集电极开路输出,称为集电极开路(OpenCollector)门电路。逻辑图和逻辑符号（a）逻辑图（b）国标逻辑符号（c）惯用逻辑符号ABT1T2T5R1R2RLR3VCCVOF集电极开路与非门ABF(a)逻辑图(b)逻辑符号

&ABY1、实现线与

F1F2F000010100111·F2=CDF1=ABF=F1F2=AB·CD

=AB＋CDVCCVO1AT1T2T5R1R3BR2VCCVO2CT1T2T5R1R3DR2V'CCFFFOC门的应用2、实现电平转换3、用做驱动器

OC门用做驱动器OC门实现电平转换RL(10V)

A

BVCCFRL(10V)

A

BVCCF三态输出门（TLS门）

1、工作原理⑴VEN=0.3V（EN=0)：Vb1=1.0V,Vb3=1.0V,T4、T5截止。即EN=0输出为高阻态⑵VEN=3.6VEN=1：D截止，就是与非门。ABENT1T2T3T4T5R1R2R4R3VCCVOFR5(a)电路(c)高有效逻辑符号ENABF&▽F=A·B·1=A·B三态门输出端除了1和0外还有第三种状态——高阻状态在一般门电路的基础上增加了输出控制功能三态门的用途直接连接到公共信号线路（总线）双向连接总线C2baC1

GDIRA→B01B→A00A1A8B1B8DIRG……74LS245

A1

A2

A3

A4

A5

A6

A7

A8

DIR

GND——

——

——

——

——

————

——

——

——

VCC

B5

B1

B2

B3

B4

B6

B7

B8

1202

3

4

5

6

7

8

9

10

11

G1918171615141312MOS逻辑门作为开关应用的MOS管NMOS管开关A=0，开关断开，F=1，图aA=1，开关闭和，F=0，图bvIvOAFVDDTDGSSFTvIA=0GvODVDD图aFTvIA=1GvODVDDS图bPMOS管开关A=1，开关断开，F=0，图aA=0，开关闭和，F=1，图bvOvIAF－VDDTDGSFTvIA=0GvOD－VDDS图bSFTvIA=1GvOD－VDD图a㈠NMOS反向器1、电路结构

2、工作原理等效电路如图所示vI为低电平,vO为高电平vI为高电平,vO为低电平所以输出与输入为非的关系VDDT2T1vOvIVILVIHVOHVOL饱和型NMOS反相器GGDSSDvIT2vOVILDVOLVIHGVDDVOHT1一、NMOS逻辑门㈡NMOS与非门工作原理：A=B=0，T1、T2截止，F=1A=0、B=1，T1截止，F=1A=1、B=0，T2截止，F=1A=B=1，T1、T2导通，F=0输入全1输出为0；输入有0输出为1。VDDT3T2FANMOS与非门T1BFVDDT3T2T1ABF=AB㈡NMOS或非门工作原理：A=B=0，T1、T2截止，F=1A=0、B=1，T2导通，F=0A=1、B=0，T1导通，F=0A=B=1，T1、T2导通，F=0VDDT3T1FANMOS或非门T2BT3ABFVDDT2T1F=A+BNMOS与或非门VDDT5T1FANMOS与或非门T2BT3CT4DT5FVDDBDT4T2T3T1ACF=AB+CDNMOS三态门E=1：G1=G2=0，T1、T2截止。输出高阻态。E=0：A=0，G1=1，G2=0，T1通，T2止，F=0A=1，G1=0，G2=1，T2通，T1止，F=1F=AVDDT2T1FA

NMOS三态门E

T1T2VDDFAE

二、CMOS门电路㈠CMOS反向器A=1,T2止、T1通，F=0A=0,T1止、T2通，F=1VDDT2(P)T1(N)vOFvIASS

GGDDCMOS反相器F=AT2T2AFVDD㈡CMOS与非门：A=B=0，T1、T2截止，T3、T4导通，F=1A=0、B=1，T2截止T3导通，F=1A=1、B=0，T1截止T4导通，F=1A=B=1，T1、T2导通T3、T4截止，F=0VDDT4(P)T2(N)FBACMOS与非门T1(N)T3(P)F=ABT4T2T1T3VDDFAB㈢CMOS或非门：A=B=0，T1、T2截止，T3、T4导通，F=1A=0、B=1，T2导通，T3截止，F=0A=1、B=0，T1导通，T4截止，F=0A=B=1，T1、T2导通，T3、T4截止，F=0VDDT2(N)FCMOS或非门T1(N)T4(P)BAT3P)F=A+BAT4(P)T3(P)T2(N)T1(N)VDDBT1、T4截止。输出高阻态。T1、T4通，T2、T3组成非门A=0T3通，T2止F=1A=1，T2通，T3止，F=0VDDT2(P)FT1(N)T4(P)ENAT3(N)逻辑电路EN=1：EN=0：F=AFAENT3T2T1VDDT2㈣CMOS三态门：用卡诺图表示最小项用卡诺图表示逻辑函数用卡诺图化简逻辑函数具有随意项的逻辑函数的化简三变量的卡诺图四变量的卡诺图二变量的卡诺图卡诺图用卡诺图表示逻辑函数五变量的卡诺图例CD

AB

00

01

11

10

00

1

0

0

1

01

1

0

0

1

11

1

1

1

1

CD

AB

00

01

11

10

00

1

0

0

1

01

1

0

0

1

11

1

1

1

1

10

1

1

1

1

用卡诺图化简用卡诺图化简具有随意项的逻辑函数第一章用卡诺图化简，没有多余的方块群，不一定最简逻辑门电路的分类组合逻辑电路不具备记忆功能，任意时刻的输出信号仅取决于该时刻的输入信号，而与电路过去的电平状态无关。建立在简单逻辑门基础上，可以直接用真值表和逻辑表达式表示。时序逻辑电路具有记忆功能，电路的输出不仅取决与当时的输入状况，而且取决于电路的状态。建立在触发器的基础上，如寄存器、计数器第一章图9用卡诺图化简成或－与表达式常用的组合逻辑电路加法器译码器编码器多路选择器移位器1、半加器和全加器分为半加器和全加器两种半加器有两个输入端和两个输出端半加器的逻辑表达式：HAABSC全加器进位输入Ci，进位输出Co。逻辑表达式：FAACiBSCo2、编码器

编码器有2n个输入信号，n个输出信号，输入信号中只有一个是有效的电平D7D6D5D4D3D2D1D08-3编码器A0A1A23、译码器n个输入信号的译码器有2n个输出信号每个输出信号对应于n个输入信号的一种编码输出信号中只有一个处于有效状态通常还有一个输出许可信号（EN）D7D6D5D4D3D2D1D0A0A1A2EN3-8译码器3-8译码器(74LS138)输入输出。低电平有效控制端+5V4、多路选择器组合电路，逻辑表达式：S1S0YI0I1I2I3在选择信号的作用下，从多个输入端中选择一个作为输出有n个选择信号的数据选择器从2n个输入数据线中选择一个作为输出二选一多路选择器的构成ABSFABSF移位电路多路选择器的应用

1、触发器（flip-flop）一种具有记忆功能的电路，有两个稳定的电路状态建立在R-S锁存器(latch)的基础上时序电路2、D锁存器在R-S锁存器的输入部分加上时钟和输入控制的电路构成DCQQ3、D触发器Q(T+1)=D(T)有一个时钟输入信号上升沿，下降沿，周期，频率在时钟信号的上升沿，输入信号D送入内部，并改变输出QDQCLKCLKDQQ4、

寄存器（Register）对寄存器内容的操作：移位、计数、清除、装入。DQDQDQDQA3A2A1A0I0I1I2I3CLK87150(d)表示高低字段R3(H)R3(L)015(c)

表示位序R2(b)

表示各个位10001110(a)

符号表示R1由多个D触发器构成，可以存放一个完整的二进制数据由于寄存器由D触发器构成，所以集成寄存器常称作N位D触发器。图为四位上升沿触发D触发器74LS175的逻辑图。在时钟脉冲CP上升沿到来时，实现数据的并行输入-并行输出。FF01DC1Q0Q0RDD0FF11DC1Q1Q1RDD1FF21DC1Q2Q2RDD2FF31DC1Q3Q3RDD311CPCRC11D8DQ8QC11D17DQ7QC11D6DQ6QC11D5DQ5QC11D4DQ4QC11D3DQ3QC11D2DQ2QC11D1DQ1Q11CLRCLK74LS273---OctalD-FFs20191817161514131211123456789101Q2D1D2Q3Q3D4D4QGNDEVCC

8Q8D7D7Q6Q6D5D5QCP74LS373▽EN1C11D8DQ8Q▽EN1C11D17DQ7Q▽EN1C11D6DQ6Q▽EN1C11D5DQ5Q▽EN1C11D4DQ4Q▽EN1C11D3DQ3Q▽EN1C11D2DQ2Q▽EN1C11D1DQ1Q11ECP74LS373---Octal3-StateD-Latches74LS373为三态输出只有输出使能信号E=0时，才有信号输出；而E=1时，输出为高组态。在CP=l，E=0时，Q=D。当CP由1变0时，即锁存信号到达时，Q的状态被锁存。74LS374---Octal3-StateD-FFs1、计数器：具有记忆输入脉冲个数功能的电路称为计数器。2、用途：主要用于计数、定时、分频和进行数字计算等。如各种数字仪表（万用表、测温表），各种数字表、钟等。3、计数器的分类：（1）按照各个触发器状态更新情况的不同可分为：①同步计数器：各触发器受同一时钟脉冲─输入计数脉冲控制，同步更新状态。②异步计数器：有的触发器受计数脉冲控制，有的是以其它触发器输出为时钟脉冲，状态更新有先有后。5、计数器①N进制：电路有N个状态，N叫做计数器计数长度。一位八进制计数器应有八个状态，n位八进制计数器应有8n个状态。②二进制：N=2，对于n位二进制计数器，共有2n(2、4、8...)个状态。③十进制：N=10。一位十进制计数器应有十个状态n位十进制计数器应有10n个状态。（3）按照计数器数值增减情况不同分为：①加法计数器：随计数脉冲的输入递增计数。②减法计数器：随计数脉冲的输入递减计数。③可逆计数器：随计数脉冲的输入可增可减地计数。主要介绍集成触发器（2）按计数长度（计数容量）的不同分为：Q0RDQ1Q2Q3QCCLDD0D1D2D3CPCrPT74LS161的逻辑图C11J1KC11J1KRC11J1KRC11J1KRQQQQ&&&&&&&&&&&&&≥1≥1≥1≥1111二进制计数器四位同步二进制加法计数器74LS161电路CrLDPTCPD0D1D2D3输入L××××××××HL××↑D0D1D2D3HHHH↑××××HHL××××××HH×L×××××输出Q0Q1Q2Q3LLLLD0D1D2D3

计数保持保持VCCQCCQ0Q1Q2Q3TLDCrCPD0D1D2D3PGND1615141312111091234567874LS16174LS161的外引脚图QCCQ0Q1Q3TLDCrCPD0D1D2D3P74LS161Q274LS161的逻辑符号八位计数器要两片74LS161。可接成同步或异步方式。QCCQ0Q1Q3TLDCrCPD0D1D2D3P74LS161（1）Q2QCCQ0Q1Q3TLDCrCPD0D1D2D3P74LS161（2）Q2111CPQ0Q1Q3Q2Q4Q5Q7Q6同步连接方式174LS161构成八位二进制加法计数器⑴同步方式：

两片同接一个CP，只有低位片有进位(从1111变为0000)时高位片才计数加1。低位片始终处于计数状态。（2）异步连接方式：接成异步连接方式也必须满足1号片的输出从1111变为0000时，2号片才能加1。为满足这一要求，1号片的Qcc经非门取反之后接至2号片CP端，2号片接成计数工作状态即可。QCCQ0Q1Q3TLDCrCPD0D1D2D3P74LS161（1）Q2QCCQ0Q1Q3TLDCrCPD0D1D2D3P74LS161（2）Q2111CPQ0Q1Q3Q2Q4Q5Q7Q6异步连接方式1

6、顺序脉冲发生器电路组成：计数器：按设计要求计脉冲CP的个数译码器：将计数器状态翻译成对应输出端（脉冲信号）的高低电平顺序输出。顺序脉冲发生器：产生一组在时间上有先后顺序的脉冲用途：如在计算机中，机器执行指令时，是将一条指令分成一些基本动作，控制器发生一系列节拍脉冲，有顺序地控制这些基本动作的完成，实现一系列的操作或运算。顺序脉冲发生器逻辑图

T0T1T2T3T4T5T6T7Q0Q0Q1Q1Q2Q2译码器QQ1DC1QQ1DC1QQ1D

C1计数器时钟输入端F2F1F0&&&&&&&&11111111异步二进制加法计数器由D触发器组成。状态转换图如图示。000001010011100101110111作为时间基准的时钟脉冲加在计数器的输入端，然后经过译码器，将计数器的状态译成输出线上的顺序脉冲。波形图

CPT0T1T2T3T4T5T6T7顺序脉冲发生器波形图原态001011101111次态010100110000干扰脉冲0线0线、2线4线4线、6线利用输入脉冲封锁译码门CP计数器T0T1T7CPT1T2T3用时钟脉冲封锁以消除干扰脉冲&&&1CPQ0Q1Q2Q3Q4Q5Q6Q7T0T1T2T3T4T5T6T7T0123456789顺序脉冲发生器的波形图74LS194功能表

01111S1S2××00011011工作状态清零保持右移左移送数12345678161514131211109VCCQAQBQCQDCPS1S0CrRABCDLGND74LS19474LS194外引脚排列图4位双向移位寄存器一般的时序逻辑电路构成触发器与组合逻辑电路的结合组合逻辑电路触发器输入输出时钟下一状态当前状态有限状态机理论若时序电路有N个状态，则至少需要n=log2N个触发器设计一个有限状态机的步骤一般是：1、画出状态转移图。2、写出状态转移表。3、写出下一状态的布尔表达式，并尽可能化简。4、写出输出信号的真值表。5、写出输出信号的布尔表达式，并尽可能化简。6、根据下一状态和输出信号布尔表达式，画出逻辑图七段显示十进制数双向计数器下图是LED数码管的内部结构及显示数码的情况，阳极连在一体的一种LED数码管，我们通常称为共阳极数码管。既然有共阳数码管，那么就有共阴数码管

abcdefg共阳数码管共阴数码管数字abcdefg01111110101100002110110131111001401100115101101161011111711100008111111191111101七段显示器各段的输出abcdefg计数器有0-9共10个状态，我们需要用log210=4个触发器Q3，Q2，Q1，Q0表示4个触发器的当前状态,0000-1001分别表示十进制数的0-9D3，D2，D1，D0为下一状态的D触发器的输入I决定是加计数(I=1)还是减计数(I=0)a,b,c,d,e,f,g

为七段显示器的显示控制信号S10001输入I/输出abcdefg当前状态1、画出状态转移图。S000000/01100001/1111110S100010/11011011/0110000S200101/11011010/11111001S300111/11110010/0110011S401001/01100110/1011011S501011/10110110/1011111S601101/10111110/1110000S70111S81000S910010/11111111/11110111/11111111/11110000/11110110/11111102、写出状态转移表、写出输出信号的真值表输

入输

出当

前

状

态输

入下

一

状

态输

出Q3Q2Q1Q0ID3D2D1D0abcdefg00001000111111100001100100110000001010011110110100111010011110010100101010110011010110110101101101101011110111110111110001110000100011001111111110011000011110111010XXXXXXXXXXXXXXXXX1011XXXXXXXXXXX1100XXXXXXXXXXX1101XXXXXXXXXXX1110XXXXXXXXXXX1111XXXXXXXXXXX输

入输

出当

前

状

态输

入下

一

状

态输

出Q3Q2Q1Q0ID3D2D1D0abcdefg00000100111111100001000000110000001000001110110100110001011110010100000110110011010100100101101101100010110111110111001101110000100000111111111110010100011110111010XXXXXXXXXXXX1011XXXXXXXXXXXX1100XXXXXXXXXXXX1101XXXXXXXXXXXX1110XXXXXXXXXXXX1111XXXXXXXXXXXX2、写出状态转移表、写出输出信号的真值表(续上表)3、写出下一状态的布尔表达式，并尽可能化简。4、写出输出信号的布尔表