电子电路电气 第八章

第8章时序逻辑电路8.1触发器8.2时序逻辑电路的分析和设计思路8.3寄存器8.4计数器

8.1

触

发

器

触发器是记忆一位二进制数据的基本元件,其特点是输出只具有0和1两种数据,这个数据称为状态。一旦状态确定,就能自行保持,长时间保持1位二进制码,直到有效的外部时钟输入的情况下,状态才会发生改变。在电平控制下数据发生转变的触发器一般称为锁存器,而在边沿触发情况下数据才发生变化的,称为触发器。本书中将它们统称为触发器。

根据输入端输入变量名称和逻辑功能的不同,触发器分为RS触发器、D触发器、JK触发器和T触发器。R、S、D、J、K、T为触发器的输入变量。8.1.1基本RS触发器

基本RS触发器是构成各种功能触发器的基本单元,它可以用两个与非门或两个或非门交叉耦合构成,逻辑图如图8-1所示。

下面将以图8-1(a)所示两个与非门组成的基本RS触发器为例,分析其工作原理。图8-2(b)所示由两个或非门组成的基本RS触发器请读者自行分析。2.特征方程(状态方程)

触发器逻辑功能还可以用逻辑函数表达式来描述。描述触发器逻辑功能的函数表达式称为特征方程,简称状态方程,也叫特性方程。将基本RS触发器状态转移表填入卡诺图,如图83所示。图8-3基本RS触发器卡诺图图8-4基本RS触发器状态转移图4.激励表

表8-3是基本RS触发器的激励表,它表示触发器由当前状态Qn转移到确定要求的下一状态Qn+1时,对输入信号的要求。激励表可以根据图8-4的状态转移图直接列出。

5.工作波形图

工作波形图又称时序图,它反映了触发器的输出状态随时间和输入信号变化的规律,是实验中可观察到的波形。

图8-5为基本RS触发器的工作波形图。其中,虚线部分表示状态不确定。图8-5基本RS触发器工作波形图8.1.2钟控RS

触发器

基本RS触发器具有直接置0和置1的功能,只要输入信号发生变化,触发器的状态就会立即发生改变。但是在实际应用中,通常要求触发器的输入信号仅仅作为触发器发生状态变化的转移条件,而不希望触发器状态随输入信号的变化而立即发生变化。这就要求触发器的翻转时刻受脉冲(CP)的控制,而翻转到何种状态由输入信号来决定,于是出现了时钟控制触发器,简称钟控触发器,又叫同步触发器。

钟控触发器是在基本RS触发器的基础上加上触发导引电路而构成的,根据逻辑功能不同,具体可以分为钟控RS、钟控D、钟控JK和钟控T触发器等。

钟控RS触发器是在基本RS触发器基础上加两个与非门构成的,其逻辑电路和逻辑符号如图8-6所示。图8-6(a)中,CP为时钟控制端,R和S为输入端,字母R和S分别代表复位(Reset)和置位(Set)。图8-6钟控RS触发器图8-7钟控RS触发器状态转移图

钟控RS触发器虽然解决了基本RS触发器的直接触发问题,但是仍然存在约束条件,即R和S不能同时为1,否则会使逻辑功能混乱。因此,使用起来仍有一定的不便之处。图8-8钟控RS触发器工作波形图8.1.3钟控D触发器

将图8-6所示钟控RS触发器的R端接至原来S端与CP端作为输出端的与非门的输出端,这样就构成了钟控D触发器,电路及逻辑符号如图8-9所示。其中,D为输入端,字母D表示数据(Data)。图8-9钟控D触发器图810钟控D触发器状态转移图

5.工作波形图

钟控D触发器工作波图形如图8-11所示。图8-11钟控D触发器工作波形图

由于D触发器的功能和结构都很简单,并且解决了对输入信号的约束条件,所以其得到了普遍应用。8.1.4钟控JK触发器

JK触发器在数字电路中是一种非常流行、功能较多且使用广泛的触发器。钟控JK触发器也是一种双输入端触发器。在钟控RS触发器的输出端与输入端之间加入两条反馈通路,就构成了钟控JK触发器,电路及逻辑符号如图812所示。J和K为信号输入端,字母J和K没有具体意义。图8-12钟控JK触发器1.特征方程

2.状态转移真值表

由特征方程(8-2),可以得出当CP=1时,钟控JK触发器的状态转移真值表如表8-8所示。

由状态转移真值表可以看出,钟控JK触发器在J=0,K=0时具有保持功能;在J=0,K=1时具有置0功能;在J=1,K=0时具有置1功能;在J=1,K=1时具有状态翻转功能。3.激励表

钟控JK触发器激励表如表89所示。4.状态转移图

钟控JK触发器状态转移图如图8-13所示。

5.工作波形图

钟控JK触发器工作波形图如图8-14所示。图8-13钟控JK触发器状态转移图图8-14钟控JK触发器工作波形图8.1.5钟控T触发器

将图8-12所示的钟控JK触发器的输入信号端J和K连在一起,共同作为一个信号输入端T,即得钟控T触发器,如图8-15所示。图8-15钟控T触发器4.状态转移图

钟控T触发器状态转移图如图8-16所示。

5.工作波形图

钟控T触发器工作波形图如图817所示。图8-16钟控T触发器状态转移图图8-17钟控T触发器工作波形图

8.2

时序逻辑电路的分析和设计思路

时序逻辑电路是指有触发器参与设计的数字电路,一个触发器在脉冲作用下,能够完成存储数据、置1、置0、翻转等功能,其本身就是一个简单的时序逻辑电路。时序逻辑电路是在时间基础上进行工作的电路,而实现时间的方法是时序元件发出连续不断的脉冲,并将脉冲输入触发器,配合触发器输入/输出数据,实现时序电路与其他数字电路信息的交换。8.2.1时序逻辑电路的特点

图8-18串行加法器图8-19时序逻辑电路结构框图由上述可知,时序逻辑电路有如下特点:

(1)结构特点:时序逻辑电路由组合逻辑电路和存储电路组成,存储电路由触发器或具有反馈回路的电路组成;

(2)逻辑特点:任何时刻电路的输出不仅仅取决于该时刻的输入信号,而且还与电路的历史状态有关,具有记忆功能。

8.2.2时序逻辑电路的分析方法

根据8.2.1节中时序逻辑电路的组成分析可得,分析时序逻辑电路的一般方法步骤如下:

(1)根据已知的时序逻辑电路,写出各触发器的驱动方程(即每个触发器的输入信号的逻辑函数式)。

(2)将各触发器的驱动方程代入其特性方程,求出每个触发器的状态方程和输出方程。

(3)根据状态方程和输出方程列出该时序电路的状态表,并画出状态转移图和时序波形图。

(4)说明时序逻辑电路可实现的逻辑功能。

时序逻辑电路可分为同步时序电路和异步时序电路两大类。在同步时序逻辑电路中,存储电路内所有触发器的时钟输入端都接于同一个时钟脉冲源,因而所有触发器状态的变化都与所加的时钟脉冲源同步;在异步时序逻辑电路中,没有统一的时钟,有的触发器的时钟脉冲输入端与时钟脉冲源相连,而有的触发器的时钟脉冲输入端并不与时钟脉冲源相连。

1.同步时序逻辑电路

下面举例说明同步时序逻辑电路。

【例8-1】分析如图8-20所示电路所具有的逻辑功能。

解

由图820可见,该时序逻辑电路由3个触发器组成,且这3个触发器的CP控制端接在一起,说明这3个触发器的状态翻转同时进行。在数字电路中,将CP控制端接在一起的时序逻辑电路称为同步时序逻辑电路。根据图820可列出该时序逻辑电路的驱动方程为图8-20例8-1电路图图8-21例8-1所示电路的状态转换图

在图8-21中,箭头表示电路状态转换的过程,箭头旁边分式的分子表示输入信号,分母表示电路的输出信号。跳变的过程中输出为0的,分母写0;输出为1的,分母写1。

从状态转换图中也可以清楚地看出图8-20所示电路每输入5个脉冲(闭合循环圈内5个箭头),电路的状态将重复一次,说明图8-20所示电路具有五进制计数功能。无效循环状态在触发器脉冲作用下自动进入有效循环状态的过程称为电路自启动的过程。可以实现自启动的时序电路称为带自启动功能的时序逻辑电路。

由图8-21可见,图8-20所示的电路可以实现自启动,所以图8-20所示电路的全称为带自启动功能的五进制同步计数器。图8-22例8-1电路的时序图

由图8-22可见,在图8-20所示电路的CP输入端输入5个脉冲,输出信号Y输出1个脉冲,说明输出信号频率是输入信号频率的1/5,即五进制的计数器电路可以当五分频器使用。五分频器电路可以实现将输入信号的频率降低到1/5后输出的目的。

由上面的分析过程可得时序逻辑电路的分析步骤为:(1)根据电路列出驱动方程、状态方程和输出方程。(2)根据状态方程列出特性表。(3)画出状态转移图和工作时序图。(4)说明电路可实现的逻辑功能。2.异步时序逻辑电路

在异步时序逻辑电路中,由于没有统一的时钟脉冲,分析时必须注意触发器只有在加到其CP端上的信号有效时,才有可能改变状态。否则,触发器将保持原有的状态不变。故在考虑各触发器状态转变时,除了要分析触发信号外,还必须考虑其CP端的情况,其他的方法和步骤与同步时序逻辑电路的分析方法相同。

【例8-2】分析图8-23所示电路所具有的逻辑功能,画出电路的时序图。图8-23例8-2电路图图8-24例8-2电路的时序图8.2.3时序逻辑电路的设计思路

例8-1、例8-2详细地介绍了时序逻辑电路的分析方法,下面来介绍时序逻辑电路的一般设计方法。

(1)根据设计要求,建立原始状态图。由于时序电路在某一时刻的输出信号不仅与当时的输入信号有关,而且与电路原来的状态有关,所以设计时序电路时首先必须分析给定的设计要求,画出其对应的状态转换图,此图称为原始状态图。具体方法是先根据给定的设计要求,确定输入变量、输出变量及该电路应包含的状态数;然后定义输入、输出逻辑状态和每个电路状态的含义,并将电路状态顺序编号;最后按照题意画出原始状态图。

(2)对原始状态图进行化简。在原始状态图中若有两个或两个以上的状态,它们在输入相同的条件下,输出相同且转换到的次态也相同,那么这些状态称为等价状态。对电路外部特性来说,等价状态是可以合并的。将多个等价状态合并成一个状态,就可以化简状态图,从而使设计出来的电路更为简单。

(3)选择触发器类型。根据电路的状态数确定所需的触发器的个数,然后导出状态方程和输出方程,最后求出触发器的驱动方程。

(4)根据输出方程和驱动方程画出逻辑电路图。

(5)检查电路能否自启动。下面通过例题详细讨论时序逻辑电路的设计方法。

【例8-3】

用下降沿触发的JK触发器设计一个4位同步二进制加法计数器(又称为十六进制计数器)。

解

能够实现二进制数计数功能的器件称为二进制计数器。二进制计数器有加法和减法、同步和异步之分。

1位二进制数计数器只能对0和1两个状态进行计数,2位二进制数计数器可计数4个状态,3位二进制数计数器可计数8个状态,4位二进制数计数器可计数16个状态。

根据计数器状态转换的特点可得十六进制加法计数器的状态转换图如图825所示。图8-254位同步二进制加法计数器的状态转换图

根据时序逻辑电路的状态转换图可画出时序逻辑电路状态变量末态的卡诺图,如图8-26所示。

画图8-26的方法是:将纵、横坐标的变量当作触发器的初态,根据初态值找出初态值所对应的最小项位置,将触发器的末态写在最小项方框内分式的分子上,将时序逻辑电路的输出状态写在最小项方框内分式的分母上。例如,初态为0111,在0111所对应的最小项位置上写出末态和输出状态的分式为1000/0。

为了利用卡诺图进行逻辑函数式的化简,将图8-26所示的卡诺图拆成如图8-27所示的5个卡诺图,每一个卡诺图都表示一个触发器的末态随初态变化的逻辑函数关系,对这些卡诺图进行化简可得时序逻辑电路中各触发器的状态方程。图8-264位同步二进制加法计数器的卡诺图图8-274位同步二进制加法计数器各触发器的状态变量的卡诺图

根据式(8-15)搭建的逻辑电路图如图8-28所示。图8-284位同步二进制加法计数器逻辑电路图

8.3

寄

存

器

在数字电路中,用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需要用n个触发器来构成。

按照功能的不同,可以将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据,需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移,数据既可以并行输入、并行输出,也可以串行输入、串行输出,还可以并行输入、串行输出,串行输入、并行输出,十分灵活,用途广泛。8.3.1基本寄存器

8位CMOS寄存器74374(器件名称)原理图如图829所示,电路由8个D触发器(器件标志DFF)与每个触发器输出连接的8个三态门(器件标志TR)组成。图中信号ENB为8个三态门的控制信号,低电平有效,CLK为同步时钟。无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D1~D8就立即被送入寄存器中。但是,在ENB=1的情况下,数据被每个触发器对应的三态门所阻塞,无法传送到数据线上去,只有在控制信号到来后,使ENB=0,数据才能在脉冲控制下送出。图8-298位CMOS寄存器芯片74374原理图

寄存器在计算机中可以用来存放参与运算的操作数,在需要时,由指令产生控制信号ENB导通三态门,使数据输出并送到运算器ALU参与运算,或在计算机与外设的接口电路中暂时存放输入/输出的数据。

在时钟信号CP的控制下,利用三态门控制信号ENB,可以将寄存器扩展为16位、32位、64位甚至更多位的寄存器。8.3.2移位寄存器

基本寄存器只有寄存数据或代码的作用,如果将若干触发器级联成图823所示的74164芯片对应的电路,则构成基本移位寄存器。它们在同步脉冲的作用下,通过n个CP输入脉冲后,可以将一位一位输入的串行二进制数送到n个寄存器,变为并行数据。因此,移位寄存器可以用来作为串/并或并/串转换、移位、乘法、除法等数值运算的逻辑器件。移位寄存器属于同步时序逻辑电路。

1.基本移位寄存器

1)原理

图8-30是8位右行移位寄存器芯片74164内部结构逻辑图。电路由8个D触发器并列组成,数据自左向右移位,也就是从低位向高位移位。图8-308位右行移位寄存器芯片74164内部结构2)根据逻辑功能表求激励方程

根据表8-14所表示的逻辑功能可得,次态方程和激励方程是相同的,求出次态方程就是求出激励信号的逻辑表达式,即

3)根据逻辑表达式绘制逻辑图

根据表8-14所示的真值表,绘制74194的逻辑电路图,如图8-31所示。

通过图8-31可以看出,每个触发器的4项功能实际相当于由1个4路选择器来实现。

图8-3174194逻辑电路图8.3.3移位寄存器的应用

寄存器除了完成基本功能外,在数字系统中还能用来构成计数器和脉冲序列发生器等逻辑部件。

【例8-4】用一片74194和适当的逻辑门设计一个序列发生器,该电路在时钟脉冲作用下重复产生序列01110100、01110100、…(右位先输出)。

解

序列信号发生器可由移位寄存器和反馈逻辑电路构成,其结构框图如图8-32所示。图8-32序列信号发生器结构框图

图8-33中,序列下面的水平线段对应的数码表示移位寄存器的状态。将a5a6a7=100作为寄存器的初始状态,令74194QAQBQC=100,从QC产生输出,由反馈电路依次形成a4、a3、a2、a1、a0、a7、a6、a5作为右移串行输入端的输入,这样便可在时钟脉冲作用下产生规定的输出序列。电路在时钟作用下的状态变化过程及右移输入值如表8-15所示。图8-34例8-4的逻辑电路图

8.4

计

数

器

计数器是一种能在输入信号作用下依次通过预定状态的时序逻辑电路。计数器中的“数”是用触发器的状态组合来表示的,在计数脉冲作用下使一组触发器的状态依次转换成不同的状态组合来表示数的变化,即可达到计数的目的。计数器在运行时,所经历的状态是周期性的,总是在有限个状态中循环,通常将一次循环所包含的状态总数称为计数器的“模”。8.4.1计数器的功能和分类

1.计数器的功能

计数器的基本功能是记录输入脉冲的个数,其最大的特点是具有循环计数功能。不同的计数器只是状态循环的长度(也称模长)和编码排列不同。在用途上计数器可以记录特定事件的发生次数,产生控制系统中不同任务的时间间隔,可以说计数器是数字系统中用得最多的一种时序逻辑部件。

计数器的基本结构如图8-35所示。图中CP是计数脉冲,用作触发器的时钟信号。组合电路的输入取自触发器的输出状态,其输出作为触发器的激励信号。触发器的状态码Q1Q2…Qn

构成的代码表示输入脉冲CP的个数,Z是进位输出。图8-35计数器基本结构框图2.计数器的分类

计数器的种类很多,可以按照不同的方法来分类。

(1)按照计数器计数的进位即按模长(用M表示)分类,可以分为二进制、十进制和任意进制计数器。二进制计数器的模长是2的整数次幂,如四进制、八进制、十六进制计数器等。十进制计数器的模长为10。除二进制、十进制之外的计数器为任意进制计数器。

(2)按照计数器的时钟控制类型分类,可分为同步计数器和异步计数器。其中,同步计数器中所有触发器的时钟信号相同,都是输入计数脉冲,当输入计数脉冲到来时,所有触发器都同时触发;而异步计数器中触发器不受统一的时钟控制,不是同时动作,从电路结构上来看,计数器中各个触发器的时钟信号不同。

(3)按照计数器的计数增减规律分类,可分为加法计数器、减法计数器和可逆计数器。其中,加法计数器每来1个计数脉冲,触发器组成的状态就按二进制代码规律增加;减法计数器每来1个计数脉冲,触发器组成的状态按二进制代码规律减少;而可逆计数器,计数规律可按加法规律,也可按减法规律,由控制端决定。

总之,计数器不仅应用十分广泛,分类方法多,而且规格品种也很多。8.4.2同步二进制计数器

例8-3已分析过,用JK触发器构成的4位二进制加法计数器的状态转换图为图8-25,共16个状态,其时序图如图8-36所示。图8-364位同步二进制计数器的时序图8.4.3同步十进制计数器

能够实现十进制计数功能的器件称为十进制计数器。十进制计数器同样有加法和减法、同步和异步之分。

设计同步十进制计数器的第一步也是画出时序逻辑电路的状态转移图,同步十进制加法计数器的状态转换图如图8-37所示。

根据图837所示的状态转换图,可画出同步十进制加法计数器的卡诺图,如图838所示。图8-37同步十进制加法计数器状态转换图图8-38同步十进制加法计数器的卡诺图

为了利用卡诺图进行逻辑函数式的化简,必须将图8-38所示的卡诺图拆成如图8-39所示的5个卡诺图。图8-39同步十进制加法计数器状态变量的卡诺图

根据式(8-21)搭建的逻辑电路图如图8-40所示。

十进制计数器内部含有4个触发器,4个触发器可输出4位二进制数,4位二进制数可描述16种状态。而十进制计数器仅用这16种状态中的10种,还有6种状态作为电路的无关项没有用。计数器在正常工作的状态下,电路的状态应处在有效循环的圈内,这些无关项不会出现。但是,计数器在刚接通电源工作的时候,这些无关项有可能出现。当无关项出现的时候,电路处在无效循环的工作状态,在触发脉冲的作用下,电路的状态可以从无效循环自动进入有效循环的过程称为自启动。图8-40同步十进制计数器的逻辑电路图

为了计数器工作的稳定,要求计数器应工作在能够自启动的状态下。为了保证所设计的计数器可以自启动,电路设计完之后,