【SAR模数转换器主要电路模块设计案例4200字】

目录 1 1 1 4 6 91.1整体设计本文设计的10位SARADC整体结构如图4-1所示，主要包括系统时钟模块、采样保持电路(二选一)、比较器、SARLOGIC(包含移位寄存器和数据寄存器)、10位电阻电容混合DAC结构。时钟控制块时钟控制块数字码输出二选一对SARLOGIC提供初始化使能和时钟；二选一开关可以决定整个电路是处于采样状态还是转换状态；比较器用来比较模拟输入值VI和DAC输出LOGIC的10位二进制码输出；SARLOGIC的10位二进制码输出将会决定10位R-C混合DAC的输出值。本文所设计的SARLOGIC整体结构如图4-2所示，它是由移位寄存器组和D触发器。如图4-3所示，为带置位复位端□的D触发器内部电路图，它是构成移位寄时钟信号CP、CPN。可知CDN为复位信号，无论D触发器输入什么,当CDN为逻辑低电平时，D触发器输出直接为0;当CDN为逻辑高电平，且SD为逻辑高电平时，D触发器输出直接被置1。当SD为逻辑低电平，CDN为逻辑高电平时，电路将正常工作，工作原理为，当CP上升沿到来时，D信号经过反相器变成DN传输至第二个三态传输门前，当CP为逻辑低电平时，第一个环路可以保为逻辑低电平时，第一个环路保持着上一个信号，当CP为逻辑高电平时，第二环路开始工作，保持上个时刻的信号。所以由工作原理可知，当CP为下降沿，图4-3D触发器内部电路1.2.2移位寄存器的设计为高电平VCC,其余所有的D触发器CDN均为RSTIN,SD均为逻辑低电平VSS。那么当SD1为高电平，RSTIN为低电平时，其中最底下的D触发器即为10000000000(11位)。初始化操作后，由D触发器工作原理，当CP1为1时，次高位直接将初始化的最高位输出1输出至Q,即次高位为0,同时最高位开始吸收它的D信号，即逻辑低电平VSS,即一次CP1上升沿时，移位寄存器输出01000000000;CP1为方波时，从高位到低位依次移，即实现了先初始化移位寄存器为10000000000,然后将最高位1依次移位，即实现10...00到010...00再到图4-4移位寄存器起始部分电路1.2.3数据寄存器设计由图4-5数据寄存器起始部分电路，所有D触发器的D信号均为比较器的输出COMP,最下面D触发器为最高位数据寄存器，它的CDN为逻辑高电平VCC1,SD为SD1。其余所有的D触发器CDN均为RSTIN,但是它们的SD与上一位D触发器的CP1相同，且均是由移位寄存器的Q提供。由图1.2可知，移位寄存器有11个D触发器，数据寄存器有10个D触发器，二者错开一位，即移位寄存器的次高位的Q输出连接数据寄存器最高位的CP1和次高位的SD,RR10位数据寄存器工作原理：先对其进行初始化，其控制信号与11位移位寄存器相同，即被置位为1000000000(10位);由移位寄存器工作原理，当CP1为1时，次高位经过移位Q为1,该信号提供给数据寄存器中的最高位的CP1和次高位的SD,即最高位开始对D进行传输，D即为COMP。当COMP为1,保持输出位高电平1,否则最高位数据寄存器输出为0,同时对次高位置1。对应十位二进制码输出控制10位DAC,依次类推，经过十个时钟，完成对十位数据寄存由第三章所述DAC的结构类型，本文引入了一种新型的10位电阻电容混合式数模转换器结构，通过8位(256个等值电阻串)的电阻梯和电容比为8比1的电容相结合实现8位电阻分压型DAC拓展至精度为10位的DAC。该结构相对于电压等比例缩放和电荷再分配两种结构有明显的优势li,因为它通过8比1图4-610位R-C混合式DAC原理图以及电容比为8比1的两个电容。10位数字输入可以分为高8位和低2位，按电以将高8位中的3位通过3-8译码器产生8个控制信号，并将电阻从高到低分为一起，即连为32组输出，而这32组输出的开关控制由8位中剩余5位构成5-32A8、A7,控制5-32译码器的五位视为高8位中的低五位A6、A5、A4、A3、A2。简而言之，A9、A8、A7选择8段中的某一段，A6至A2选择该段中的某一个电阻作为模拟输出电压值即Vm。A1、A0视为10位数字码中的低2位，它是通过2-4译码器控制开关选择某一个电阻作为低两位的模拟输出。由电容比，Vm和V₁可以通过电容耦合得到10位精度的模拟电压值输出。在图1.6中，Vin是整个SARADC系统的模拟输入值，当右侧的开关接至Vin时，对应执行的是采样保持操作，由SARLOGIC的工作原理，采样同时对SARLOGIC初始化，则输出的数字码1000000000,即V₁无开关导通，无对应的电压值；当右侧的开关接至Vm时，对应执行的是逐次逼近操作。根据Vdac处电荷守恒可以得到如下关系：Vin×C2=Vm×C2+V₁×C1Vm=(A9×2⁷+A8×2⁶+..+A2×2°将式(1.2)、(1.3)代入式(1.1)整理得：Vin=(A9×2⁹+A8×2⁸+..+A0×2)×由式子(1.4),Vm和V₁通过8:1电容耦合得到了10位精度的模拟电压值输出。正如之前对10位R-C混合式DAC工作原理分析，十位二进制数字码A9~A0来控制DAC中的开关网络，将10位为高8位和低2位，我们可以将高8位中的高3位A9、A8、A7通过3-8译码器产生8个控制信号，并将电阻梯分为8段，用来选择8段中的某一段；高8位中的低5位A6至A2构成5-32译码器进行选择，选择该段中的某一个电阻作为模拟输出电压值即Vm;A1、A0视为10位数字码中的低2位，它是通过2-4译码器控制开关，并选择某一个电阻作为低两下图4-7为3-8译码器的电路图，2-4译码器和5-32译码器都是相同的结构。LL¥mknnin图4-8所示为三阶放大的开关电容比较器电路图，它是由采样电容C、MOS开关、以及三级反相器构成。1个反相器可以视为1个放大器，采用三级反相器级联，所以总增益是3个反相器的增益之积，说明了开关电容比较器的分辨率增S1闭合时，处于第一阶段，即采样阶段。不妨认为第一阶段采样的是V1,即S1闭合时，二选一开关也选择输出V1,则完成了电容C对V1的采样，因为反不妨设M点电压在采样V1阶段电压为VM,则电容C上储存的电荷为：管均处于饱和区，所以增益很大iii,可以为比较阶段提供合适的直流工作点。当S1断MOS管栅极电压可视为无限大，所以视为悬空，所以电容C上的电荷守恒，此时M出电压为VM,由电荷守恒原理有：由式子(1.5)和(1.6)可知，M点出电压的变化为：而M点处电压的变化又可以通过3级反相器逐级放大，也可以认为V2和V1的差值可以通过3级反相器逐级放大，不妨认为V1是ADC系统的模拟输入电压值VIN,V2是10位DAC的模拟输出值VDAC,即实现了VIn与VDAc的比较。比较器的主体电路如图4-9所示，其具体工作分为两个阶段：第一阶段是采图4-9比较器主体电路由于MOS管的器件特性，存在着沟道电荷注入和时钟馈通等效应的如图4-10,通过与SN反向的时钟S控制虚拟补偿电容，以此来消除时钟馈通效法法就图4-10三阶放大的开关电容比较器具体电路图Vdacz通过8:1比例电容实现了8bit扩展到10bit的功能。之前已经对SARADC各个关键电路模块进行了设计，可以发现比较器具有时钟控制信号S和SN、SARLOGIC有RETIN、SD1置位信号以及时钟CP1。进行整体仿真时，我们可以按照其工作原理分别给其添加激励，但为了节约不必要的浪费以及为了体现系统的整体性，可以只给ADC系统提供两个时钟信号，一个是CONV为系统的初始化信号，一个是CP1,负责给SARLOGIC模块提供时钟信号。具体实施电路如图4-12所示。由图4-12所示，添加激励源为SARLOGIC提供CP1,而系统S、SN和RSTIN以及SD1均由CONV产生，构成了单脉冲发生器。具体的工作原理为：CONV为谐波信号且有上升沿和下降沿延时，其通过二输出缓冲器产生逻辑高/低电平的S、SN,但S信号处添加了电容，有一定的延迟功能，并会使S信号不再是标准的逻辑高/低电平，我们可以添加一个缓冲器对其进行整形，形成数字输出。CONV为高电平有效，由于S信号有一定的延迟，所以某一时间段内或