2025年A集成电路设计期末考试试题及答案

2025年A集成电路设计期末考试试题及答案一、单项选择题（每题2分，共20分）1.对于28nmCMOS工艺下的NMOS晶体管，当栅源电压VGS=0.8V，漏源电压VDS=1.0V（大于VGS-Vth）时，该晶体管工作在（）。A.截止区B.线性区C.饱和区D.亚阈值区2.静态时序分析（STA）的核心目的是（）。A.验证电路功能正确性B.计算芯片功耗C.确保所有时序路径满足建立时间和保持时间要求D.优化晶体管尺寸3.锁相环（PLL）中，用于将输入参考时钟与压控振荡器（VCO）输出时钟相位差转换为电压信号的模块是（）。A.环路滤波器B.鉴相器（PD）C.压控振荡器D.分频器4.动态逻辑电路与静态逻辑电路相比，其主要优势是（）。A.抗噪声能力强B.功耗更低C.面积更小D.不需要时钟信号5.亚阈值电流的大小主要与以下哪一参数相关？（）A.栅氧化层厚度B.阈值电压C.源漏掺杂浓度D.沟道长度调制系数6.在SRAM存储单元设计中，6管单元的两个交叉耦合反相器由（）组成。A.2个NMOS和4个PMOSB.4个NMOS和2个PMOSC.6个NMOSD.3个NMOS和3个PMOS7.共源放大器的上限截止频率fH主要由（）决定。A.栅源电容CgsB.漏源电容CdsC.栅漏电容Cgd的密勒效应D.衬底电容Csb8.低功耗设计中，多阈值电压（Multi-Vth）技术的核心思想是（）。A.提高关键路径晶体管的阈值电压以降低漏电流B.降低非关键路径晶体管的阈值电压以提升速度C.对关键路径使用低阈值晶体管，非关键路径使用高阈值晶体管D.对所有晶体管使用相同阈值电压以简化工艺9.在版图设计中，阱接触孔（WellTap）的主要作用是（）。A.连接源漏极与金属层B.提供阱区与地/电源的低阻路径C.减少寄生电容D.增强晶体管驱动能力10.以下哪项不属于数字集成电路设计中的物理验证（PhysicalVerification）步骤？（）A.设计规则检查（DRC）B.版图与原理图一致性检查（LVS）C.寄生参数提取（PEX）D.逻辑综合（LogicSynthesis）二、填空题（每空1分，共20分）1.亚阈值斜率S的定义是使漏极电流变化一个数量级所需的栅源电压变化量，其典型单位为______。2.互补CMOS反相器的噪声容限NH=VDD-VOH(min)，NL=VIL(max)-0，其中VOH(min)是输出高电平的最小值，VIL(max)是输入低电平的最大值，其理想值（对称情况下）为______VDD。3.动态逻辑电路的两种基本类型是______和______（如多米诺逻辑）。4.锁相环（PLL）的相位噪声主要来源于______和______（列举两个关键模块）。5.在CMOS工艺中，浅槽隔离（STI）的作用是______，其材料通常为______。6.共模抑制比（CMRR）的定义是差模电压增益与______的比值，通常用______（单位）表示。7.SRAM存储单元的读稳定性由______（如静态噪声容限SNM）衡量，写稳定性由______（如写裕度WWM）衡量。8.低功耗设计中的“电压岛”（VoltageIsland）技术通过______实现不同区域的独立供电，适用于______（高/低）性能需求的模块。9.EDA工具中，逻辑综合的输入通常包括______（如RTL代码）和______（如时序约束SDC），输出为门级网表。10.版图设计中的“天线效应”是由于______在等离子体刻蚀过程中积累电荷导致栅氧化层击穿，解决方法包括______（如添加天线二极管）。三、简答题（每题8分，共40分）1.比较全定制设计（FullCustom）与半定制设计（Semi-Custom）的优缺点，并说明各自适用场景。2.解释建立时间（SetupTime）和保持时间（HoldTime）的定义，列举三种解决时序违例的常用方法。3.分析共源放大器（CommonSourceAmplifier）的频率响应特性，说明影响其上限截止频率fH的主要因素及优化方法。4.简述带隙基准源（BandgapReference）的工作原理，说明其如何实现与温度无关的输出电压。5.低功耗设计中，“动态电压频率调整”（DVFS）技术的核心思想是什么？结合具体应用场景（如手机SoC）说明其实施策略。四、分析计算题（每题10分，共20分）1.已知某28nmCMOS工艺下NMOS晶体管参数：μnCox=200μA/V²，Vth=0.4V，λ=0.02V⁻¹，W/L=10μm/0.028μm，假设工作在饱和区，VDS=1.0V。计算其漏极电流ID（考虑沟道长度调制效应）。2.差分放大器如图1所示（假设图中M1、M2为完全对称的NMOS管，M3为电流源负载，RD为漏极电阻，VCM为共模输入电压）。分析以下两种情况对共模抑制比（CMRR）的影响：（1）RD1与RD2存在5%的失配；（2）M1与M2的阈值电压Vth存在20mV的失配。五、设计题（20分）设计一个2输入与非门（NAND2）的标准单元（StandardCell），要求：（1）画出其晶体管级电路图，标注PMOS和NMOS的连接方式；（2）确定晶体管尺寸（假设工艺要求PMOS/NMOS的宽长比为2:1以实现对称开关速度）；（3）说明版图设计的关键要点（如阱区规划、接触孔排列、金属层布线）；（4）列举至少两项需要验证的电气性能指标（如延迟、功耗、噪声容限）。答案一、单项选择题1.C2.C3.B4.C5.B6.B7.C8.C9.B10.D二、填空题1.mV/dec（毫伏每十倍）2.0.253.预充电-求值逻辑；多米诺逻辑（或其他动态逻辑类型如NP逻辑）4.压控振荡器（VCO）；鉴相器（PD）（或参考时钟）5.隔离相邻晶体管；二氧化硅（SiO₂）6.共模电压增益；分贝（dB）7.静态噪声容限（SNM）；写裕度（WWM）8.电源岛划分；高9.RTL代码；时序约束（SDC）10.金属布线过长（或版图中金属面积过大）；添加天线二极管（或优化布线层级）三、简答题1.全定制设计：优点是性能（速度、功耗、面积）最优，适用于对指标要求极高的电路（如CPU核心、高速SERDES）；缺点是设计周期长、成本高，依赖工程师经验。半定制设计（如标准单元、门阵列）：优点是设计周期短、成本低，适合大规模生产的通用芯片（如消费电子SoC）；缺点是性能略逊于全定制，面积和功耗优化空间有限。2.建立时间：在时钟边沿到达前，数据必须保持稳定的最小时间；保持时间：在时钟边沿到达后，数据必须保持稳定的最小时间。解决方法：（1）调整寄存器位置缩短路径延迟；（2）插入缓冲器（Buffer）或反相器（Inverter）改善信号完整性；（3）优化关键路径晶体管尺寸（如减小NMOS长度提升速度）；（4）降低时钟频率（仅作为最后手段）。3.共源放大器的频率响应在中频段增益稳定，高频段因寄生电容（如Cgs、Cgd、Cds）出现滚降。上限截止频率fH主要由密勒电容Cgd的密勒效应决定（Cgd_miller=Cgd×(1+Av)，Av为中频增益）。优化方法：（1）减小Cgd（如缩短沟道长度或采用轻掺杂漏极LDD结构）；（2）降低中频增益Av（如引入源极负反馈）；（3）采用cascode结构抑制密勒效应。4.带隙基准源利用具有正温度系数（PTAT）的电压（如BJT的Vbe差值）和负温度系数（CTAT）的电压（如BJT的Vbe）进行加权叠加。通过调整两者的比例（如利用电阻分压），使总输出电压的温度系数相互抵消，最终实现与温度无关的基准电压（典型值约1.2V，接近硅的带隙电压）。5.DVFS核心思想：根据芯片负载动态调整供电电压（VDD）和工作频率（f），因动态功耗P=αCVDD²f，降低VDD和f可显著降低功耗。应用场景（手机SoC）：空闲时（如待机）降低VDD至近阈值（Near-Threshold）并降低频率；高负载时（如游戏）提高VDD和频率以保证性能。需结合电源管理单元（PMU）和时钟发生器（PLL）实现快速电压/频率切换。四、分析计算题1.饱和区漏极电流公式（考虑沟道长度调制）：ID=(1/2)μnCox(W/L)(VGS-Vth)²(1+λVDS)假设VGS=VDD=1.0V（通常取VDD=1.0Vfor28nm），则VGS-Vth=0.6V代入参数：ID=0.5×200μA/V²×(10/0.028)×(0.6)²×(1+0.02×1.0)计算得：ID≈0.5×200×357.14×0.36×1.02≈0.5×200×357.14×0.3672≈0.5×200×131.2≈13120μA≈13.12mA2.（1）RD失配：差分模式下，RD1和RD2的失配会导致差模增益Ad=gm×(RD1||RD2)略有下降；共模模式下，共模增益Ac=gm×(RD1-RD2)/(2(1+gmRss))（Rss为电流源内阻）。RD失配会增大Ac，因此CMRR=Ad/Ac会降低。（2）Vth失配：M1、M2的Vth失配会导致静态电流失配，差模输入时，跨导gm=μnCox(W/L)(VGS-Vth)不一致，Ad=(gm1+gm2)/2×RD下降；共模输入时，Ac=(gm1-gm2)/2×RD/(1+gmRss)增大。因此CMRR同样降低，且Vth失配的影响通常比RD失配更显著（因gm对Vth敏感）。五、设计题（1）晶体管级电路图：两个PMOS并联（源接VDD，漏接输出），两个NMOS串联（源接地，漏接输出），输入A接第一个NMOS栅极和第一个PMOS栅极，输入B接第二个NMOS栅极和第二个PMOS栅极。（2）尺寸确定：假设NMOS宽长比W/L=2μm/0.028μm（满足工艺最小长度），则PMOS宽长比为4μm/0.028μm（2:1比例），以平衡PMOS和NMOS的驱动能力（PMOS迁移率约为NMOS的1/2）。（3）版图要点：-阱区规划：NMOS置于N阱（若为P衬底），PMOS置于P阱，阱区需包围所有晶体管并留出足够隔离间距；-接触孔排列：源漏区需均匀放置接触孔