CN112445643B 使用ecc电路系统掩盖针对操作模式的写入操作的设备及方法 （美光科技公司）

(12)发明专利地址美国爱达荷州责任公司11287器座合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经校正读取数据的对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经2输入/输出I/0电路，其经配置以在第一操作模式下组合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据，并经配置以提供对应于经由所述数据端子接收的第二写入命令的第二数据用作第二写入数写入驱动器电路，其经配置以在所述第一操作模式下掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作，其中所述写入驱动器电路进一步经配置以在第二操作模式期间执行写入操作以将所述第二写入数据写入所述存储器单元阵列。2.根据权利要求1所述的存储器设备，其进一步包括错误校正码ECC控制电路，所述错误校正码ECC控制电路经配置以接收读取数据及读取奇偶校验数据且经配置以基于所述读取奇偶校验数据从所述读取数据产生所述经校正读取数据。3.根据权利要求2所述的存储器设备，其中所述ECC控制电路经配置以基于所述读取奇偶校验数据来产生校正子数据且解码所述校正子数据以确定所述读取数据中的错误的位4.根据权利要求3所述的存储器设备，其中所述写入驱动器电路经配置以对对应于所述读取数据中的所述错误的所述位置的所述写入数据的第三位执行写入操作。5.根据权利要求3所述的存储器设备，其进一步包括控制电路，所述控制电路经配置以响应于所述ECC控制电路指示在所述读取数据的所述第一子集中未检测到错误而致使列解码器停用列选择信号。6.根据权利要求1所述的存储器设备，其中所述写入驱动器经配置以响应于对应于经由所述数据端子接收的所述数据的所述写入数据的第三位匹配所述经校正读取数据的对应位的值而掩盖所述第三位的写入操作。7.根据权利要求1所述的存储器设备，其中经由所述数据端子接收的所述数据包含比所述经校正读取数据更少的位。8.根据权利要求1所述的存储器设备，其中在所述第一操作模式下时经由所述数据端子接收的所述数据包含比在所述第二操作模式下时经由所述数据端子接收的所述第二数据更少的位。9.根据权利要求1所述的存储器设备，其进一步包括：第一对主I/0线，其中所述写入驱动器经配置以停用耦合到所述第一对主I/0线的第一上拉及下拉电路系统以掩盖与所述第一位相关联的所述写入操作；及第二对主I/0线，其中所述写入驱动器经配置以启用耦合到所述第二对主I/0线的第二上拉及下拉电路系统以执行与所述第二位相关联的所述写入操作。一对主输入/输出I/0线，其耦合到存储器单元阵列；上拉电路，其经配置以将第一电压提供到所述一对主I/0线中的选定第一者；下拉电路，其经配置以将第二电压提供到所述一对主I/0线中的选定第二者；及写入驱动器电路，其经配置以在第一操作模式下接收从所述存储器单元阵列检索的经校正读取数据的位及写入数据的位，其中所述写入驱动器电路经配置以在所述第一操作模3式下响应于经校正读取数据的所述位匹配写入数据的所述位而停用所述上拉及下拉电路，其中所述写入驱动器电路经配置以在所述第一操作模式下响应于经校正读取数据的所述位不同于写入数据的所述位而启用所述上拉电路以将所述第一电压提供到所述一对主I/0线中的所述选定第一者且启用所述下拉电路以将所述第二电压提供到所述一对主I/0线中的所述选定第二者，其中所述写入驱动器电路经配置以在第二操作模式下接收第二写入数据且将所述第二写入数据写入所述存储器单元阵列。11.根据权利要求10所述的存储器，其中所述写入驱动器电路经配置以响应于经校正信号指示与经校正读取数据的所述位相关联的错误而启用所述上拉电路以将所述第一电压提供到所述一对主I/0线中的所述选定第一者且启用所述下拉电路以将所述第二电压提供到所述一对主I/0线中的所述选定第二者。12.根据权利要求10所述的存储器，其中所述写入驱动器电路经配置以响应于指示写入数据的所述位的写入被掩盖的数据掩盖信号而停用所述上拉及下拉电路。13.根据权利要求10所述的存储器，其中所述写入驱动器电路进一步经配置以在第一选定操作模式期间比较经校正读取数据的所述位与写入数据的所述位。14.根据权利要求10所述的存储器，其进一步包括错误校正码ECC控制电路，所述错误校正码ECC控制电路经配置以基于读取奇偶校验数据从读取数据产生所述经校正读取数15.根据权利要求14所述的存储器，其进一步包括控制电路，所述控制电路经配置以响应于所述ECC控制电路指示在所述读取数据的子集中未检测到错误而致使列解码器停用列选择信号。16.一种用于操作存储器的方法，其包括：接收对应于经由半导体装置的数据端子接收的写入命令的数据；在第一操作模式下：组合对应于所述写入命令的所述数据与从所述半导体装置的存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据；经由写入驱动器电路掩盖对应于所述读取数据的所述第一子集的位的所述写入数据对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作；以及在第二操作模式下：提供对应于经由所述数据端子接收的第二写入命令的第二数据作为第二写入数据；及将所述第二写入数据写入所述存储器单元阵列。17.根据权利要求16所述的方法，其进一步包括：从所述存储器单元阵列接收读取数据及读取奇偶校验数据；及基于所述读取奇偶校验数据从所述读取数据产生所述经校正读取数据。18.根据权利要求17所述的方法，其进一步包括对对应于在所述读取数据与所述经校正读取数据之间改变的位的所述写入数据的第三位执行写入操作。19.根据权利要求16所述的方法，其进一步包括：响应于对应于经由所述数据端子接收的所述数据的所述写入数据的第三位匹配所述经校正读取数据的对应位的值而掩盖所述4第三位的写入操作。20.根据权利要求16所述的方法，其中经由所述数据端子接收的所述数据包含比所述经校正读取数据更少的位。21.根据权利要求16所述的方法，其中对应于在所述第一操作模式下时经由所述数据端子接收的所述写入命令的所述数据包含比在所述第二操作模式下时经由所述数据端子接收的所述第二数据更少的位。5使用ECC电路系统掩盖针对操作模式的写入操作的设备及方法技术领域[0001]本申请案涉及半导体存储器，特定来说，涉及使用ECC电路系统掩盖针对操作模式的写入操作的设备及方法。背景技术[0002]高数据可靠性、高速存储器存取、低电力及减小芯片大小是半导体存储器所要求的特征。在一些应用中，半导体存储器装置可经设计以在一种以上模式下操作以适应不同应用，例如不同数据总线宽度。然而，引入可配置性可能会增加设计的复杂性、功耗或等待时间。举例来说，在半导体存储器装置内针对第一总线宽度执行写入操作可不同于在半导体存储器装置内针对第二总线宽度执行写入操作。最好减轻由实施可配置性选项导致的复杂性增加的某些影响。发明内容[0003]根据本申请案的一方面，提供一种设备。所述设备包括：输入/输出(I/0)电路，其经配置以组合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据；及写入驱动器电路，其经配置以掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作。[0004]根据本申请案的另一方面，提供一种存储器。所述存储器包括：一对主输入/输出(I/0)线，其耦合到存储器单元阵列；上拉电路，其经配置以将第一电压提供到所述对主I/0线中的选定第一者；下拉电路，其经配置以将第二电压提供到所述对主I/0线中的选定第二者；及写入驱动器电路，其经配置以接收从所述存储器单元阵列检索的经校正读取数据的位及写入数据的位，其中所述写入驱动器电路经配置以响应于经校正读取数据的所述位匹配写入数据的所述位而停用所述上拉及下拉电路，其中所述写入驱动器电路经配置以响应于经校正读取数据的所述位不同于写入数据的所述位而启用所述上拉电路以将所述第一电压提供到所述对主I/0线中的所述选定第一者且启用所述下拉电路以将所述第二电压提供到所述对主I/0线中的所述选定第二者。[0005]根据本申请案的又一方面，提供一种方法。所述方法包括：接收对应于经由半导体装置的数据端子接收的写入命令的数据；组合对应于所述写入命令的所述数据与从所述半导体装置的存储器单元阵列检索的经校正读取数据的第一子集以提供写入数据；经由写入驱动器电路掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作；及对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入6附图说明[0006]图1是根据本发明的实施例的半导体装置的框图。[0007]图2是根据本发明的实施例的半导体装置的一部分的示意性框图。[0008]图3是根据本发明的实施例的主输入/输出写入驱动器电路的示意性框图。[0009]图4是根据本发明的实施例的经配置以控制互补主IO信号线上的电压的主输入/输出写入驱动器的一部分的示意性框图。[0010]图5提供根据本发明的实施例的第二模式初始读取操作的示范性流程图。[0011]图6是根据本发明的实施例的用于将信号驱动到主输入/输出写入驱动器电路的第二模式写入操作的示范性流程图。[0012]图7A提供根据本发明的实施例的示范性ECC位数据电路系统。[0013]图7B提供根据本发明的实施例的示范性ECC控制平面数据电路系统。[0014]图7C提供根据本发明的实施例的用以比较一个ERRB位与ERRCP位的示范性错误定位电路系统。[0015]图8提供根据本发明的实施例的示范性控制电路。具体实施方式[0016]下文阐述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员要清楚，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文描述的本发明的特定实施例仅供例示且不应用以将本发明的范围限于这些特定实施例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地使本发明不[0017]本发明中描述的一些材料包含用于在某些操作模式下的写入操作期间通过掩盖一些写入操作来减少电流汲取的电路系统及技术。半导体装置能够在具有不同数据总线宽度的系统实施方案中操作。举例来说，半导体装置可经配置以操作多个输入/输出(I/0)总线配置(例如数据总线宽度模式)(例如x4模式(例如，数据总线是4位宽)、x8模式(例如，数据总线是8位宽)等)中的选定一者。在读取或写入操作期间，可在固定突发长度(例如8、16、32等位突发长度)上发送或接收数据位。因此，在x4模式下时接收的写入位的数目可不同于在x8模式下操作时接收的写入位的数目。举例来说，如果突发长度是16位，那么将在x4模式下接收64位且将在x8模式下接收128位。[0018]为降低产生错误检测码以指示从存储器单元阵列的地址读取的数据是否匹配先前写入存储器单元阵列的地址的数据的复杂性，内部读取/写入电路系统可经配置以基于独立于选定I/0总线配置的固定数目个位而产生错误检测码。因此，错误校正码(ECC)电路系统可产生针对写入存储器的固定数目个数据位的ECC,然后将其与写入数据一起存储在存储器单元阵列中。在一些实例中，当针对指向特定地址的写入操作经由I/0总线接收的写入数据位的数目少于产生ECC所需的数目时，半导体装置可首先执行读取操作以从特定地址检索读取数据，且组合读取数据的第一子集(例如旧数据)与经由I/0总线接收的用于写入操作的写入数据(例如新数据)以形成写入阵列的一组写入数据位。举例来说，写入数据从经由I/0总线接收的写入数据，且位位置M到0中的位可包含读取数据的第一子集。作为另7一实例，写入数据位组的位位置K到M+1中的位可包含读取数据的第一子集，且位位置M到0中的位可包含从经由I/0总线接收的写入数据。ECC电路系统可产生针对写入阵列的写入数起写回存储器。[0019]在读取及写入操作期间，启用列选择(CS)信号线且将至少一对数据线(例如主I/0(MIO)或全局I/0(GIO))驱动到互补逻辑电压极性。通常，CS信号线保持启用，直到完成读取及/或写入操作为止。另外，针对读取操作的数据信号线对之间的电压差小于针对写入操作的。因此，在写入操作期间对数据信号线对充电比在读取操作期间对信号线充电使用更多电流。另外，当写入或读取操作完成时，均衡数据信号线对以准备后续读取或写入操作。因此，因为写入操作的电压差较高，所以用以均衡数据信号线对的电流消耗大于用于后读取操作均衡的均衡电流消耗。[0020]因此，为在此情形下节省电力，控制电路系统可响应于指示ECC电路未发现错误而停用或切断对应于写回存储器单元阵列的旧数据的控制平面的子集的选定CS信号线。另外，写入驱动器电路系统可掩盖针对写入数据的未改变旧数据的写入操作以避免将数据信号线对驱动到写入电压极性。最后，在写入操作期间，可掩盖针对新数据的个别位的写入操作，其匹配由新数据盖写的读取数据的第二子集的对应位。通过在没有发现错误的情况下切断CS信号线且针对至少一些写入数据位掩盖写入操作，可减少驱动CS信号线及驱动所述对数据信号线以及在均衡期间的电流消耗。[0021]图1是根据本发明的实施例的半导体装置100的示意性框图。举例来说，半导体装置100可包含芯片135及ZQ电阻器(RZQ)155。芯片135可包含时钟输入电路105、内部时钟产生器107、时序产生器109、地址命令输入电路115、地址解码器120、路126、多个行解码器130、包含感测放大器150及转移门195的存储器单元阵列145、多个列准电路175及电压产生器190。半导体装置100可包含多个外部端子，其包含耦合到命令/地似者)上。[0022]存储器单元阵列145包含多个存储体BANKO到N,每一存储体BANKO到N包含多个字WL由对应行解码器130执行，且选择位线BL由对应列解码器140执行。多个感测放大器150针对其对应位线BL定位且经由用作开关的转移门TG195耦合到至少一个相应局部I/0线，局部I/0线进一步耦合到至少两个主I/0线对中的相应一者。[0023]地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部接收地址信号及存储体地址信号且将地址信号及存储体地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收的地址信号且将行地址信号XADD提供到行解码器130及将列地址信号YADD提供到列解码器140。地址解码器120还可接收存储体地址信号且将存储体地址信号BADD提供到行解码器130及列解码器140。[0024]地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部(例8如(举例来说)存储器控制器105)接收命令信号且将命令信号提供到命令解码器125。命令解码器125可解码命令信号且提供产生各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号、用以选择位线的例如读取命令或写入命令的列命令信号、可致使模式寄存器设置存储在控制电路126处的模式寄存器设置命令MRS及可激活ZQ校准电[0025]因此，当发出读取命令且对读取命令及时供应行地址及列地址时，从由行地址及列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170.IO电路170可经由数据端子DQ将读取数到外部。类似地，当发出写入命令且对写入命令及时供应行地址及列地址时，输入/输出电路170可在数据端子DQ处接收写入数据且在DQS处接收数据选通信号及在DM处接收数据掩盖信号且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，可将写入数据写入由行地址及列地址指定的存储器单元中。[0026]在读取及写入两种操作期间，列解码器140可驱动列选择CS信号且主I0写入驱动器电路167可基于行及列地址将相应一对主I0线各自驱动到互补逻辑电压极性。针对读取操作的由主I0写入驱动器电路167驱动的相应对信号线之间的电压差可小于针对写入操作的。因此，在写入操作期间，用以驱动相应对主I/0线且均衡相应对主I/0线以准备后续读取或写入操作的电流消耗可大于用于读取操作的驱动及均衡电流消耗。[0027]在一些实例中，半导体装置100可经配置以在多个数据端子DQ总线配置(例如数据总线宽度模式)(例如x4模式(例如，数据总线是4位宽)、x8模式(例如，数据总线是8位宽)等)中的选定一者中操作IO电路170。在一些实例中，在读取或写入操作期间，在固定突发长接收的写入位的数目可不同于在x8模式下操作时接收的写入位的数目。举例来说，如果突发长度是16位，那么将在x4模式下接收64位且将在x8模式下接收128位。[0028]为降低与产生针对写入存储器单元阵列145的数据产生的错误校正及检测码相关联的复杂性，列解码器140、行解码器130、读取/写入放大器165及/或主I0写入驱动器电路167可经配置以独立于选定数据端子DQ总线配置而从存储器单元阵列145读取固定数目个位及将固定数目个位写入存储器单元阵列145。读取及写入固定数目个位可简化经配置以检测及校正从存储器单元阵列145读取的数据中的错误的ECC控制电路166的操作。举例来说，ECC控制电路166可产生针对写入存储器单元阵列145的固定数目个数据位的ECC.ECC与写入数据位一起写入存储器单元阵列145。在一些实例中，当经由数据端子DQ接收的写入数据的位少于将数据写入存储器单元阵列145所需的位时，半导体装置100可首先经由读取/写入放大器165执行读取操作以从与写入操作相关联的行及列地址检索读取数据。ECC控制电路166可检查读取数据的错误以提供经校正读取数据。读取/写入放大器165或IO电路170可组合经校正读取数据的第一子集(例如旧数据)与经由数据端子DQ接收的用于写入操作的写入数据(例如新数据)以形成写入存储器单元阵列145的一组写入数据。ECC控制电路166可产生针对写入存储器单元阵列145的写入数据位的ECC码。因此，在此情形下，可将旧数据写回存储器。[0029]然而，在一些实例中，为减小电流，可在写回存储器的读取数据的一部分中未检测9到错误且可(例如)针对未经校正旧数据或匹配旧数据的新数据掩盖一些写入操作时切断等)、从ECCCC166接收的校正信号CORRECT及来自IO电路170的DM信号来将数据写入数据先前读取操作的数据(例如基于DWDM信号确定的控制平面))中无错误的CORRECT信号而启电路167可比较新数据的个别位与读取数据的第二子集的对应位且掩盖针对匹配读取数据的第二子集的对应位的新数据位的位的写入操作以避免将主IO信号线对驱动到写入电压入电路105.时钟输入电路105可接收外部时钟信号且产器107可将相位控制内部时钟信号LCLK提供到IO电路170及时序产生器109.IO电路170可将[0032]电力供应端子可接收电力供应电压VDD及VSS。这些电力供应电压VDD及VSS可被供及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于I0电路170及ZQ校准电路在耦合到校准端子ZQ的衬底上。举例来说，ZQ电阻器(RZQ)155可耦合到电力供应电压[0034]图2是根据本发明的实施例的半导体装置200的一部分的示意性框图。举例来说，半导体装置200可包含控制电路226、ECC控制电路266及主I0写入驱动器电路267。图1的半导体装置100可实施半导体装置200的部分。[0035]ECC控制电路266可包含校正子产生器232、校正子解码器234、错误校正器236、错误定位器238、奇偶校验产生器240及IO电路270。校正子产生器232可从存储器单元阵列(例如图1的存储器单元阵列145)接收奇偶校验数据P<L:0>及读取数据RD<K:0>,且可基于P<L:0>数据及RD<K:0>数据产生校正子码数据PC<N:0>。当将RD<K:0>数据存储到存储器单元阵[0036]校正子解码器234可接收PC<N:0>数据且可基于PC<N:0>数据产生ECC位数据ERRB<值(例如低逻辑值)指示相应错误，且ERRB<L:0>数据的相应位的第二逻辑值(例如高逻辑值)指示没有相应错误。在一些实例中，ERRCP<N:0>数据的相应位的第一逻辑值(例如低逻辑值)指示相应控制平面错误，且ERRCP<N:0>数据的相应位的第二逻辑值(例如高逻辑值)指示没有相应控制平面相应错误。图7A及7B分别提供根据本发明的实施例的具有8个ERRB位(例如，N+1等于8)及16个控制平面(例如，L+1等于16)的示范性ECC位数据电路系统700及ECC控制平面数据电路系统710。在图7A中，ECC位数据电路系统700包含逻辑电(0),其各自经配置以从PC<7:5>数据(例如，及/或PC<7:5>数据的补码PCF<7:5>)接收数据的组合以提供相应ERRB<7:0>数据。逻辑电路701(7)到(0)中的每一者可包含与相应反相器[0037]在图7B中，ECC控制平面数据电路系统710包含逻辑电路711(15)到(0),其各自经配置以从PC<4:0>数据(例如，及/或PC<4:0>数据的补码PCF<4:0>)接收数据的组合以提供[0038]返回图2,错误校正器236可接收RD<K:0>、ERRB<L:0>数据及ERRCP<N:0>数据，且可基于ERRB<L:0>及ERRCP<N:0>数据提供经校正读取数据CRD<K:0>。错误定位器238可接收任何错误的位置，且可在输出处提供校正位置数据CORRECT<N:0>。错误校正器236及/或错误定位器238可使用逻辑来解码ERRB<L:0>及ERRCP<N:0>数据以定位RD<K:0>数据内的错误。图7C提供根据本发明的实施例的用以比较1个ERRB<X>位与16个ERRCP<15:0>位(例如，L+1等于16)的示范性错误定位电路系统720。在图7C中，错误定位电路系统720包含逻辑电路721(15)到(0),其各自经配置以从ERRB<X>位(例如，其中X是从0到7的任何整数)及ERR15:0>接收数据的组合以提供相应CORRECT<15:0>数据。逻辑电路721(15)到(0)中的每一者逻辑值(例如低逻辑值)时，将相应CORRECT<15:0>数据位设置为高逻辑值。否则，将相应CORRECT<15:0>数据位设置为第二逻辑值(例如低逻辑值)。[0039]返回图2,奇偶校验产生器240可从IO电路270(例如图1的I0电路系统170)接收写入数据WD<K:0>且在输出处提供写入奇偶校验数据WP<L:0>。IO电路270可接收经由数据端低值)时的写入操作期间，IO电路270可将DQ<M:0>数据提供为WD<K:0>(例如，K等于M)。在X411端子接收)及/或时序信号TIME来产生数据掩盖信号DWDM<1:0>、写入启用信号WREN及CS切信号中的每一者对应于存储器单元阵列的控制平面的不同相应一半。控制电路226可响应X4信号具有指示x4模式的值时)将DWDM<1:0>信号设置为基于CA<10>地址位信号确定的互用对应于旧数据的一半控制平面的数据写入操作的掩盖，同时控制电路226可将另一者设[0041]控制电路226可提供CSOFF通过在写入操作期间设置CSOFF<1:>信号中的一者致使列解码器切断对应CS信号线来减少[0042]图8提供根据本发明的实施例的示范性控制电路826。控制电路826包含数据掩盖写入操作的掩盖，同时数据掩盖电路810可将另一者设置为低逻辑值以停用对应于新数据共同逻辑值。当在x4模式(例如，基于X4信号确定)下时，CS控制电路820经配置以基于指示无错误的DWDM<1>信号相关联的控制平面的CORRECT<N:0>信号的第一子集而启用[0044]返回图2,主I0写入驱动器电路267可接收CORRECT<N:0>数据、CRD<K:0>数据、WP<解码器的控制信号，例如来自图1的命令解码器125的CTRL信号)。在写入操作期间，主I0写信号或其组合的值来驱动用于存储器单元阵列的各种控制平面的主IO线。[0045]在操作中，ECC控制电路266及IO电路270可支持从存储器单元阵列及ECC控制电路266、IO电路270、控制电路226的读取操作，且主I0写入驱动器电路267可支持对存储器单元阵列的写入操作。在一些实例中，半导体装置200可经配置以在多个数据端子DQ总线配置(例如数据总线宽度模式)(例如x4模式(例如，数据总线是4位宽)、x8模式(例如，数据总线是8位宽)等)中的选定一者中操作IO电路270。在一些实例中，X4信号将确定选定DQ总线配置。举例来说，当将X4信号设置为低逻辑值时，半导体装置200可在第一模式(例如x8数据模式)下操作。当将X4信号设置为高逻辑值时，半导体装置200可在第二模式(例如x4数据模式)下操作。在一些实例中，在读取或写入操作期间，在固定突发发长度)上经由数据端子DQ发送或接收数据位。因此，在x4模式下时接收的写入位的数目可不同于在x8模式下操作时接收的写入位的数目。举例来说，如果突发长度是16位，那么将在x4模式下接收64位且将在x8模式下接收128位。[0046]因此，当在半导体装置200处接收读取命令及行地址及列地址时，可从由行地址及列地址指定存储器单元阵列读取RD<K:0>数据及P<L:0>数据。校正子产生器232可经配置以基于P<L:0>数据及RD<K:0>数据产生PC<N:0>数据。校正子解码器234可解码PC<N:0>数据以路270可提供一些或全部CRD<K:0>数据作为DQ<M:0>数据。举例来说，当数据的M+1位的选定子集可基于所接收的列及行地址。[0047]当在半导体装置200处接收写入命令及行地址及列地址时，可在I0电路270处经由数据作为WD<K:0>数据(例如，M等于K)提供到奇偶校验产生器240。奇偶校验产生器240可基号以启用写入存储器单元阵列。主I0写入驱动器电路267可响应于WREN信号而驱动主IO线命令接收的行及列地址确定的位置处从存储器单元阵列检索RD<K:0>数据及P<L:0>数据。读取操作可包含校正子产生器232、校正子解码器234及错误校正器236,其处理RD<K:0>数[0049]举例来说，图5提供根据本发明的实施例的第二模式初始读取操作的示范性流程写回存储器单元阵列的旧数据)的CORRECT<N:0>信号的相应子集而未检测到错误时启用DWDM<0>信号时且根据TIME信号的时序，控在启动写入操作(例如，启用WREN信号)之前启用CSOFF<1:0>信号中的一者来减少电流消的数据中那些位已改变)及CRD<K:0>数据提供到主I0写入驱动器电路667,将CRD<K:0>数据的第一子集提供到比较器670,及将CRD<K:0>数据的剩余子集提供到奇偶校验产生器640。比较器670可按位比较CRD<K:0>数据的剩余子集与DQ<M:0>数据以将指示哪些位不同的相同数据信号SD<M:0>提供到主I0写入驱动器电路667。奇偶校验产生器640可基于DQ<M:0>数动器电路667可驱动主IO线将WD<K:0>及WP<L:0>写入存储器单元阵列668。主I0电路667可使用SD<M:0>信号仅对DQ<M:0>数据与CRD<K:行对存储器单元阵列668的写入操作，且可使用CORRECT<L:0>数据仅对在CRD<K:0>内经校正的位执行对存储器单元阵列668的写入操作。内的DQ<M:0>的重叠位之间的按位差，主I0写入驱动器电路267可掩盖针对匹配先前存储数据的WD<K:0>数据的某些位的写入操作。由于在第二模式下时在写入操作之前执行读取操CORRECT<N:0>数据)的CRD<K:0>数据(例如旧数据)的子集的直接副本)的写入操作可经掩盖以避免将主I/0信号线对驱动到写入电压极性。另外，针对包含DQ<M:0>数据(例如新数据)的WD<K:0>的位的子集的数据写入操作可针对匹配CRD<K:0>数据(例如旧数据)的对应位的新数据的位掩盖以避免将主I/0信号线对驱动到写入电压极性。可通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电流消耗。[0053]图3是根据本发明的实施例的主IO写入驱动器电路367的示意性框图。图1的主I0写入驱动器电路167及/或图2的主I0写入驱动器电路267可实施主I0写入驱动器电路367的部分。主IO写入驱动器电路367可包含：个别写入驱动器310(0)到(7),其各自经配置以驱动相应对的控制平面主IO线对MIOCPO到15;及ECC检查电路311,其经配置以驱动一对ECCIO信号线。据、WD<127:0>数据、DWDM<1:0>信号(例如，来自图1的控制电路126及/或图2的控制电路226)、写入启用信号WREN(例如，来自图1的控制电路126及/或控制图2的电路226)及X4信号信号或其组合来将数据写入存储器单元阵列的控制平面。ECC检查电路311可经配置以驱动ECCIO信号线将WP<L:0>数据写入存储器单元阵列。[0055]在操作中，当在第一模式下(例如，X4信号具有指示x8模式的低逻辑值)时，写入驱动器310(0)到(7)中的每一者可驱动相应对的MIOCPO到15信号线将WD<127:0>数据写入存IO信号线将WP<L:0>数据写入存储器单元阵列。[0056]当在第二模式下(例如，X4信号具有指示x4模式的高逻辑值)时，写入驱动器310(0)到(7)中的每一者可驱动相应对的MIOCPO到15信号线将WD<127:0>及WP<7:0>数据写入存储器单元阵列，且ECC检查电路311可经配置以驱动ECCIO信号线将WP<L:0>数据写入存127:0>数据之间的按位差，写入驱动器310(0)到(7)中的每一者可掩盖针对匹配先前存储数据位的WD<127:0>数据的某些位的写入操作。由于在第二模式下时在写入操作之前执行数据)的位掩盖包含CRD<127:0>数据的子集的直接副本的WD<127:0>的位的子集的数据写入操作以避免将主I/0信号线对驱动到写入电压极性。另外，可针对匹配CRD<127:0>数据(例如旧数据)的对应位的位掩盖针对包含新数据(例如图2的DQ<M:0>数据，其中M等于64)的WD<127:0>的位的子集的数据写入操作以避免将主I/0信号线对驱动到写入电压极性。可通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电流消耗。尽管图3描绘8个写入驱动器310(0)到(7),但是可在不脱离本发明的范围的情况下包含多于或少于8个MIO写入驱动器。此外，尽管图3包含128位的读取及写入数据、16个控制平面、8位的写入奇偶校验数据等，但可在不脱离本发明的范围的情况下实施读取及写入数据、控制平面计数及奇偶校验位数据的其它组合。[0057]图4是根据本发明的实施例的经配置以控制互补主I0信号线MIOT及MIOB上的电压的写入驱动器400的一部分的示意性框图。图1的主I0写入驱动器电路167、图2的主I0写入驱动器电路267及/或图3的写入驱动器310(0)到(7)中的任何者可实施写入驱动器400的部分。写入驱动器400可包含数据写入数据掩盖产生器410、第一驱动器电路420及第二驱动器电路430。较及经配置以指示x4或x8模式的X4信号来提供内部数据写入数据掩盖信号DWDM2。在一些实例中，Y及Z是相同对应位。数据写入数据掩盖产生器410可包含反相器411、“异或非”门门413的输出之间执行“与非”逻辑比较且将基于比较的输出提供到“与非”门415的第二输于比较提供DWDM2。[0059]第一驱动器电路420及第二驱动器电路430经配置以控制下拉电路404及上拉电路405将MIOT及MIOB信号线驱动到互补逻辑值(例如，基于VSS及VPERI电压)。MIOT及MIOB信号线可在图1的MIOT/B信号线及/或图3的MIOCPO到15信号线中的任何者中实施。的逻辑补码(例如图2及/或图3的CORRECT<N:0>信号中的任何有高逻辑值的CORRECTF<W>信号指示无位错误(例如，无需校正位),且具有低逻辑指示单位非”门425可在“与非”门423的输出、“或”门424的输出及WREN之间执行“与非”逻辑比较且将基于比较的输出经由反相器426提供到下拉电路404的第一n型晶体管及上拉电路405的第二p型晶体管。 较且将基于比较的输出经由反相器436提供到下拉电路404的第二n型晶体管及上拉电路 405的第一p型晶体管。[0062]在写入操作期间(例如，当将WREN启用信号设置为高逻辑值时),当在第一模式下(例如，X4信号具有指示x8模式的低逻辑值)时，第一驱动器电路420或第二驱动器电路430中的一者可启用下拉电路404及上拉电路405中的每一者的相应晶及WREN信号将MIOT及MIOB信号线对驱动到互补[0063]当在第二模式下(例如，X4信号具有指示x4模式的高逻辑值)时，第一驱动器电路WD<Z>位之间的比较、CORRECTF<W信号及WREN信号将WD<K:0>及WP<L:0>数据写入存储器单元阵列。[0064]举例来说，在数据写入数据掩盖产生器410内，当DWDM<X>信号具有高逻辑值时，时)。当DWDM<X>信号具有低逻辑值时(例如，当WD<X>位是新数据时),“与非”门415可在值基CRD<Y>位匹配时，“与非”门415可提供具有高逻辑值的DWDM2信号。当WD<X>位及CRD<Y>位具有不同逻辑值时，“与非”门415可提供具有低逻辑值的DWDM2信号。将MIOT信号线驱动到高逻辑值(例如VP