CN113838516B 用于纠错的设备、系统及方法 （美光科技公司）

审查员张佳培地址美国爱达荷州责任公司11287专利代理师彭晓文本公开揭示用于纠错的设备、系统及方法。存储器阵列可沿着读取总线及写入总线耦合到述读取总线将读取数据及读取奇偶校验读出到电路的所述写入部分沿着数据端子接收写入数据。所述ECC电路的所述写入部分可基于所述写且可基于所述读取奇偶校验及所述经修正写入&解21.一种设备，其包括：存储体；数据端子；写入总线；读取总线；纠错码电路的写入部分，其经配置以从所述数据端子接收写入数据，基于所述写入数据生成奇偶校验位，及沿着所述写入总线将所述写入数据及奇偶校验数据提供给所述存储所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所述存储体接收读取数据及读取奇偶校验，且基于所述读取数据及所述读取奇偶校验生成读取校验子信息，其中所述纠错码电路的所述写入部分包含写入逻辑树且所述纠错码电路的所述读取部分包含读取逻辑树。2.根据权利要求1所述的设备，其进一步包括第二存储体，其中所述写入总线共同地耦合到所述存储体及所述第二存储体，且其中所述读取总线共同地耦合到所述存储体及所述第二存储体。3.根据权利要求1所述的设备，其中所述纠错码电路的所述读取部分包含校正电路，所述校正电路经配置以作为读取操作的一部分，基于所述读取数据、所述读取奇偶校验及所述读取校验子信息生成经校正读取数据。4.一种设备，其包括：存储体；数据端子；写入总线；读取总线；纠错码电路的写入部分，其经配置以从所述数据端子接收写入数据，基于所述写入数据生成奇偶校验位，及沿着所述写入总线将所述写入数据及奇偶校验数据提供给所述存储所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所述存储体接收读取数据及读取奇偶校验，且基于所述读取数据及所述读取奇偶校验生成读取校验子信息，其中所述纠错码电路的所述写入部分以基于第一时钟信号的时序操作，且所述纠错码电路的所述读取部分以基于第二时钟信号的时序操作。5.一种设备，其包括：存储体；数据端子；写入总线；读取总线；纠错码电路的写入部分，其经配置以从所述数据端子接收写入数据，基于所述写入数据生成奇偶校验位，及沿着所述写入总线将所述写入数据及奇偶校验数据提供给所述存储所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所述存储体接收读取数3据及读取奇偶校验，且基于所述读取数据及所述读取奇偶校验生成读取校验子信息，其中所述纠错码电路的所述读取部分包含错误突发检查电路，所述错误突发检查电路经配置以检查所述读取校验子信息是否有错误，且其中所述纠错码电路的所述写入部分包含奇偶校验编辑电路，所述奇偶校验编辑电路经配置以作为掩码写入操作的一部分，校正所述读取校验子信息中基于奇偶校验位的错误。存储体；数据端子；写入总线；读取总线；纠错码电路的写入部分，其经配置以从所述数据端子接收写入数据，基于所述写入数据生成奇偶校验位，及沿着所述写入总线将所述写入数据及奇偶校验数据提供给所述存储所述纠错码电路的读取部分，其经配置以沿着所述读取总线从所述存储体接收读取数据及读取奇偶校验，且基于所述读取数据及所述读取奇偶校验生成读取校验子信息，其中所述纠错码电路的所述写入部分包含多路复用器，所述多路复用器经配置以作为掩码写入操作的一部分，基于所述读取数据及所述写入数据来生成经修正写入信息，并将所述经修正写入信息沿着所述写入总线提供到存储器阵列。读取校验子树，其经配置以沿着读取总线接收读取数据并基于所述读取数据提供校验子信息；锁存器，其经配置以存储来自所述读取总线的所述读取数据；多路复用器，其经配置以接收来自所述锁存器的所述读取数据及来自数据端子的写入数据，并基于所述读取数据及所述写入数据沿着写入总线提供经修正写入数据；及写入校验子树，其经配置以接收所述经修正写入数据并基于所述经修正写入数据生成写入奇偶校验，其中所述读取校验子树以基于第一时钟信号的时序操作，所述锁存器以基于第二时钟信号的时序操作，且所述多路复用器及所述写入校验子树以基于第三时钟信号的时序操8.根据权利要求7所述的设备，其进一步包括数据感测放大器，其经配置以从存储器阵列接收所述读取数据，并沿着所述读取总线提供所述读取数据，其中所述数据感测放大器以基于第四时钟信号的时序操作。9.根据权利要求7所述的设备，其进一步包括错误突发检查电路，其经配置以基于所述校验子信息提供错误信息，其中所述错误突发检查电路以基于所述第二时钟信号的时序操10.根据权利要求9所述的设备，其进一步包括奇偶校验编辑电路，其经配置以基于所述写入校验及所述错误信息提供经修正写入奇偶校验，其中所述奇偶校验编辑电路以基于所述第三时钟信号的时序操作。11.根据权利要求7所述的设备，其进一步包括存储器阵列，其沿着所述读取总线耦合4到所述读取校验子树且沿着所述写入总线耦合到所述写入校验子树。12.根据权利要求11所述的设备，其中作为掩码写入操作的一部分，将所述经修正写入数据写入到所述存储器阵列。13.根据权利要求12所述的设备，其进一步包括写入驱动器，其经配置从而以基于所述第三时钟信号的时序将所述经修正写入数据及所述写入奇偶校验写入到所述存储器阵列。响应于掩码写入命令，沿着读取总线从存储器的存储器阵列读取读取数据；利用读取校验子树基于所述读取数据来生成读取校验子信息；沿着所述存储器的数据端子接收写入数据；基于所述写入数据及所述读取数据生成经修正写入数据；利用写入校验子树基于所述经修正写入数据及所述读取校验子信息，生成经修正校验将所述经修正写入数据及所述经修正校验子信息沿着所述存储器的写入总线写入到所述存储器阵列。15.根据权利要求14所述的方法，其进一步包括用错误突发检查电路检查所述读取校验子信息是否有错误。16.根据权利要求14所述的方法，其进一步包括在生成所述经修正校验子信息的同时，生成所述读取校验子信息。17.根据权利要求14所述的方法，其进一步包括在沿着所述写入总线写入与第二命令相关联的所述经修正写入数据的同时，沿着所述读取总线读取与第一命令相关联的读取数18.根据权利要求14所述的方法，其进一步包括以基于第一时钟域的时序生成所述读取校验子信息，及以基于第二时钟域的时序生成所述经修正校验子信息。19.根据权利要求18所述的方法，其进一步包括以基于第三时钟域的时序读取所述读取数据。5技术领域[0001]本公开大体上涉及半导体装置，例如半导体存储器装置。背景技术[0002]半导体存储器装置可包含用于存储信息的多个存储器单元。所存储信息可被编码为二进制数据，且每一存储器单元可存储所述信息的单个位。由于各种不同的错误，信息可在存储器单元中衰减或改变，这可能导致从存储器装置中读出一或多个不正确的信息位(例如，具有与最初写入的位不同的状态的位)。[0003]存在许多应用程序，其中确保从存储器读出的信息的高保真度为有用的。存储器装置可包含纠错电路，所述纠错电路可用于确定从存储器单元读出的信息与写入到存储器单元中的数据相比是否包含任何错误，且可纠正所发现错误。发明内容取总线；纠错码(ECC)电路的写入部分，其经配置以从所述数据端子接收写入数据，基于所述写入数据生成奇偶校验位，及沿着所述写入总线将所述写入数据及奇偶校验数据提供给所述存储体；及所述ECC电路的读取部分，其经配置以沿着所述读取总线从所述存储体接收读取数据及读取奇偶校验，且基于所述读取数据及所述读取奇偶校验生成读取校验子信[0005]在另一方面中，本申请案提供一种设备，其包括：读取校验子树，其经配置以沿着读取总线接收读取数据并基于所述读取数据提供校验子信息；锁存器，其经配置以存储来自所述读取总线的所述读取数据；多路复用器，其经配置以接收来自所述锁存器的所述读取数据及来自数据端子的写入数据，并基于所述读取数据及所述写入数据沿着写入总线提供经修正写入数据；及写入校验子树，其经配置以接收所述经修正写入数据并基于所述经修正写入数据生成写入奇偶校验，其中所述读取校验子树以基于第一时钟信号的时序操作，所述锁存器以基于第二时钟信号的时序操作，且所述多路复用器及所述写入校验子树以基于第三时钟信号的时序操作。[0006]在另一方面中，本申请案提供一种方法，其包括：响应于掩码写入命令，沿着读取总线从存储器的存储器阵列读取读取数据；利用读取校验子树基于所述读取数据来生成读取校验子信息；沿着所述存储器的数据端子接收写入数据；基于所述写入数据及所述读取数据生成经修正写入数据；利用写入校验子树基于所述经修正写入数据及所述读取校验子信息，生成经修正校验子信息；及将所述经修正写入数据及所述经修正校验子信息沿着所述存储器的写入总线写入到所述存储器阵列。附图说明[0007]图1为根据本公开的一些实施例的半导体装置的框图。6[0008]图2为根据本公开的一些实施例的存储器的读取及写入路径的框图。[0009]图3根据本公开的一些实施例在掩码写入操作中使用的存储器装置的一部分。[0010]图4为根据本公开的一些实施例的存储器装置中的操作的时序图。[0011]图5为根据本公开的一些实施例在多个存储体中的操作的时序图。[0012]图6A到6C为根据本公开的一些实施例的逻辑树的示意图。[0013]图7为描绘根据本公开的一些实施例的方法的流程图。具体实施方式[0014]某些实施例的以下描述本质上仅为示范性的，且绝不旨在限制本公开或其应用或使用的范围。在以下对本系统及方法的实施例的详细描述中，参考形成其一部分的附图，且这些附图以说明方式展示，其中可实践所描述的系统及方法的特定实施例。对这些实施例进行了足够详细的描述，以使得所属领域的技术人员能够实践当前公开的系统及方法，且应当理解，可利用其它实施例，且可在不背离本公开的精神及范围的情况下进行结构及逻辑改变。此外，出于清楚的目的，当某些特征的详细描述对所属领域的技术人员是显而易见的，从而不会使本公开的实施例的描述不清楚时，将不论述某些特征的详细描述。因此，以下详细描述不应以限制的意义来理解，且本公开的范围仅由所附权利要求书界定。[0015]存储器装置可包含具有多个存储器单元的存储器阵列，每一存储器单元位于字线(行)及数字线(列)的交点处。在读取或写入操作期间，可激活行及列，且可在激活的行及列的交点处从存储器单元读取数据或将数据写入到其中。存储在存储器阵列中的数据可包含多个数据位及多个奇偶校验位，其可用于检查数据位的完整性。奇偶校验位中编码的信息可用于更正最大数量的错误。例如，一组数据可包含i个数据位及k个奇偶校验位，其可用于校正多达j个数据位。奇偶校验位可由纠错码电路基于写入到存储器阵列的存储器单元中的数据来生成。在读取操作期间，纠错码电路可使用奇偶校验位来确定读取数据位是否正[0016]存储器装置还可执行掩码写入操作，其中从存储器阵列读出一数据集，且在将经修正数据集写回到存储器阵列(例如，被读出的相同存储器单元)之前，将所读出数据的一部分替换为新数据(例如，从存储器的数据端子)。作为掩码写入操作的一部分，也可生成奇偶校验位并将其写入到存储器阵列。例如，作为掩码写入操作的一部分，纠错码(ECC)电路可接收从存储器阵列读取数据以及新的写入数据，通过用新的写入数据替换所述位的部分来修正读取数据，基于经修正数据集生成奇偶校验位(例如，通过基于读取数据修正奇偶校验位以反映经修正数据),且然后将经修正数据及经修正奇偶校验写回到存储器阵列。掩码写入操作可会在存储器的时序中形成瓶颈，这是因为掩码写入操作需要在存储器中进行读取操作及写入操作两者。例如，如果在ECC仍在处理先前掩码写入操作时接收到将使用ECC的新命令，那么上述情形可引起问题。因此，需要简化ECC组件及读取及写入路径的其它部分的时序。[0017]本公开针对用于纠错的设备、系统及方法。存储器装置可包含数据端子及多个存储体。可通过ECC电路的写入部分将来自数据端子的写入数据沿着写入总线耦合到存储体。读取数据可沿着读取总线从存储体耦合到ECC电路的读取部分，且然后输出到数据端子。在掩码写入操作期间，可使用多个时序域(例如，第一组组件的第一域，第二组组件的第二域7的本地数据线(LIOT/B)、传送门(TG)及互补主数据线(MIOT/B)传送到读取/写入放大器120,所述互补主数据线通过数据放大器(DA)沿着读取总线耦合到读取纠错码(ECC)控制电路120。相反，从写入ECC控制电路120输[0021]半导体装置100可采用多个外部端子，所述外部端子包含耦合到命令及地址总线[0022]时钟端子被供应有外部时钟CK及/CK,外部时钟CK及/CK被提供给输入电路112.外命令解码器106及内部时钟生成器114。内部时钟发生器114基于ICLK时钟提供各种内部时8[0024]可经由命令/地址输入电路102将命令作为内部命令信号提供给命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成各种内部信号及用于执行操作的命令的电路。例如，命令解码器106可提供用以选择字线的行命令信号及用以选择位线的列命令信号。[0025]装置100可接收作为读取命令的存取命令。当接收到读取命令，且向存储体地址、行地址及列地址及时供应读取命令时，从存储器阵列118中与行地址及列地址相对应的存储器单元读取读取数据。由命令解码器106接收读取命令，所述命令解码器提供内部命令，以使得沿着读取总线(RBus)将来自存储器阵列118的读取数据提供给ECC控制电路120的读取部分。读取命令还可使得与读取数据相关联的一或多个奇偶校验位沿着读取总线被提供给ECC控制电路120.ECC控制电路120可使用奇偶校验位来确定读取数据是否包含任何错误，且如果检测到任何错误，那么可对其进行校正以生成经校正读取数据。经校正读取数据经由输入/输出电路122从数据端子DQ输出到装置100外部。[0026]装置100可接收作为写入命令的存取命令。当接收到写入命令时，且向所述写入命令及时供应存储体地址、行地址及列地址，且通过DQ端子将写入数据供应给ECC控制电路120。供应给数据端子DQ的写入数据被写入到与行地址及列地址相对应的存储器阵列118中的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令，以使得写入数据被输入/输出电路122中的数据接收器接收。还可将写入时钟提供给外部时钟端子，以时序输入/输出电路122的数据接收器接收写入数据。经由输入/输出电路122将写入数据供应给ECC控制电路120.ECC控制电路120的写入部分可基于写入数据生成多个奇偶校验位，且可沿着写入总线(WBus)将写入数据及奇偶校验位提供给存储器阵列118,以将其写入[0027]装置100可接收作为掩码写入命令的存取命令。非掩码写入命令可期望将一定量(例如，一定数目的位)的数据写入到存储器阵列。当横跨DQ端子发射少于所述量的数据时，可使用掩码写入命令。作为掩码写入操作的一部分，装置100可接收掩码命令，以及存储体地址、行地址及列地址以及写入数据。装置100还可接收掩码信息掩码信息可指示所供应地址的哪些部分不应被写入。作为掩码写入操作的一部分，装置100可首先从由相应行列及存储体地址规定的存储器阵列118的行、列及存储体读出信息(例如，读取数据及读取奇偶校验)。此信息可沿着读取总线被读出到ECC电路120的读取部分。可通过IO电路122将写入数据从数据端子DQ加载到ECC电路120的写入部分。ECC电路120可通过用掩码信号所规定的来自DQ端子的写入数据替换读取信息的某些位来生成经修正写入数据。ECC电路120可以基于经修正写入数据生成经修正奇偶校验信息，然后可沿着写入总线提供经修正数据及奇偶校验，以将其写回到地址所规定行、列及存储体。[0028]装置100可基于规范来操作，所述规范可定义用于各种操作的某些时序。例如，存取操作(读取、写入及掩码写入)可具有最小时序tCCD。换句话说，如果接收到存取命令，那么在装置100可接收下一存取命令之前必须经过时间tCCD。最小命令时序tCCD可以系统时钟CK(及/或内部时钟ICLK,如本文中所描述)的周期来测量。例如，时序tCCD可为8个时钟周期。在其它实例实施例中，可使用更长或更短的tCCD持续时间(例如4、6、10或12个时钟周期)。tCCD的长度可基于在读取及/或写入操作期间占用读取及写入路径的各个分量的时间9[0029]由于掩码写入操作既需要读取又需要写入，因此掩码写入可能占用读取及写入路路120在多个存储体之间共享，因此如果第一存储体在第一时间接收第一掩码写入命令，且第二存储体在第二时间接收第二命令，所述第二时间为在第一时间之后的tCCD,那么可存在对ECC电路120的各种组件及/或读取/写入路径的其它组件的重叠需求。例如，一个存储体可正沿着总线将数据读出到ECC电路120,同时数据正沿着总线从ECC电路120发送回到另一存储体。[0030]每一ECC电路120可包含在读取路径与写入路径之间共享的某些组件，以及不共享的某些组件。例如，每一ECC电路可包含逻辑树，所述逻辑树可为耦合在一起以接收第一数目的数据位并提供第二数目的编码位的逻辑电路组，其中编码位的数目小于数据位的数目，且编码位的状态基于数据位的状态。可存在写入逻辑树及读取逻辑树，以使得既需要读取操作又需要写入操作的操作(例如写入掩码操作)不会因为两者都需要使用同一逻辑树而成为瓶颈。类似地，可使用单独的读取总线(RBus)及写入总线(WBus)来防止瓶颈。因此，可沿着读取总线RBus将数据读出到ECC电路120的读取部分，同时ECC电路120的写入部分沿[0031]ECC控制电路120可(从IO电路122或存储器阵列118)接收一定数目的数据位，且可基于数据位的数目来使用一定数目的奇偶校验位来校正数据位中的潜在错误。例如，作为写入操作的一部分，ECC控制电路120可从IO电路122接收128个位的数据，且可基于那些128个数据位生成8个奇偶校验位。可将128个数据位及8个奇偶校验位(例如，总共136个位)写入到存储器阵列118。作为实例读取操作的一部分，ECC控制电路120可从存储器单元阵列118接收128个数据位及8个奇偶校验位。ECC控制电路120可使用8个奇偶校验位来确定128控制电路120可能够基于8个奇偶校验位来定位及校正128个数据位中的多达一个错误。在掩码写入操作中，ECC控制电路120可从存储器阵列接收128个读取位及8个奇偶校验位，用来自数据端子DQ的新数据替换那些位中的某一数目个，修正奇偶校验位，且回写128个写入位及8个奇偶校验位。虽然可参考使用8个奇偶校验位在128个数据位中发现一个错误的ECC电路来论述各种实施例，但应理解，这些仅出于说明目的，且在其它实例实施例中可使用其它数目个数据位、错误位及奇偶校验位。[0032]装置100还可接收命令，所述命令致使其实施一或多个刷新操作，作为自刷新模式的一部分。在一些实施例中，可从外部向存储器装置100发出自刷新模式命令。在一些实施例中，自刷新模式命令可由装置的组件周期性地生成。在一些实施例中，当外部信号指示自刷新进入命令时，刷新信号AREF也可被激活。刷新信号AR示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可在命令输入之后立即被激活一次，且此后可在所期望内部时序被周期性地激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动继续。自刷新退出命令可导致刷新信号控制电路116将刷新行地址RXADD供应给行解码器108,所述行解码器可刷新由刷新行地址[0033]电源端子被供应有电源电势VDD及VSS.电器电路124.内部电压发生器电路124基于供应给电源端子的电源电势VDD及VSS,产生各种电路块中使用。电源端子的电源电势VDD及VSS相同的电势。在本公开的另一实施例中，供应给电源端子的端子的电源电势VDDQ及VSSQ用于输入/输出电路122,以使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。[0035]图2为根据本公开的一些实施例的存储器的读取及写入路径的框图。存储器200为例如图1的装置100的存储器装置的一部分的视图。存储器200为简化视图，其展示与来自数[0036]存储器200包含多个存储体202。每一存储体202具有数据放大器(DA)204及写入缓的实例中针对每一存储体202展示单个数据放大器204及写入缓冲器206,但应理解，每存储体可存在任何数目个数据放大器204及/或写入缓冲器206,且给定存储体中的数据放大器及写入缓冲器的数目可彼此不同。[0037]当给定存储体以及所述存储体的行及列被激活时，数据可沿着位线被读出到数据放大器204,所述数据放大器然后可沿着共享读取总线RBus提供彼数据。每一存储体202还包含写入缓冲器206,其从写入总线接收数据，且然后将其提供给激活的行及列的交点处的存储器单元。存储体202中的每一个可共同地耦合到读取总线RBus及写入总线WBus。在一些实施例中，可存在多个读取总线及写入总线，每一读取总线及写入总线耦合到多个存储体(在所述状况下，可针对每对总线重复图2的组件)。[0038]数据端子DQ可用于向存储器200发送及接收数据。数据端子DQ可串行地接收大量数据，且IO电路208可用于在DQ端子的串行数据格式与存储器装置200的并行数据之间进行电路208的解串行器电路可将其转换为并行的8个位，然后可将其提供给写入ECC电路210。类似地，作为读取操作的一部分，读取ECC电路212可提供与IO电路208的串行器并行的8个位，所述串行器可沿着DQ端子将其串行组合成8个位。在(非掩码)写入操作或读取操作期间，几个数据端子可各自具有多个位的突发(例如，16个端子，每一端子8个位的突发，总计128个位)。在掩码写入操作期间，可沿着少于所有数据端子提供突发(例如，沿着2个端子的[0039]存储器200还包含时钟发生器电路220(例如，图1的114),其接收外部时钟信号CK(及/或例如图1的ICLK的缓冲内部时钟信号)并提供多个本地时钟LCLK。不同LCLK信号可用于控制沿着读取及写入路径的各种操作。例如，ECC电路210及212的读取及写入部分可彼此接收不同的本地时钟信号。此可允许读取部分210及写入部分212独立地起作用，例如在掩码写入操作期间。[0040]不同的本地时钟信号可具有不同的时序。例如，每一本地时钟信号可在系统时钟11CK的指定数目的周期之后具有脉冲。可将具有不同时序的本地时钟LCLK提供给不同的组件，以相对于彼此控制其时序。其它本地时钟信号可为振荡信号，其频率基于系统时钟。其它本地时钟信号LCLK可具有独立于系统时钟CK的时序。图3中更详细地详述不同时钟信号及其在掩码写入操作中的使用。[0041]使用单独的读取及写入路径，例如包含读取总线Rbus及ECC电路212的读取部分的读取路径以及包含写入总线WBus及ECC电路210的写入部分的写入路径，意味着数据可沿着读取路径及写入路径两者同时地行进。例如，如果以最快可能时序接收命令(例如，每tCCD时钟周期接收一新命令),那么在掩码写入操作期间，可存在时间，其中沿着读取总线RBus读出与第一存取命令相关联的数据，同时沿着写入总线WBus写入与第二存取命令相关联的数据。类似地，在掩码写入命令期间，ECC电路210及212的两个部分可同时地使用以处理来自读取数据及新写入数据的奇偶校验。[0042]图3根据本公开的一些实施例在掩码写入操作中使用的存储器装置的一部分。在一些实施例中，存储器300可包含在图1的存储器100及/或图2的存储器200中。在图3的存储器300中，某些组件已被省略。存储器300展示在存储器的多个存储体之间共享的ECC电路302,而图3中展示的存储器300的其它组件为特定于存储体的。例如，感测放大器312、锁存器322、锁存器348及写入驱动器349可与特定存储体相关联。因此，存储体相关联的组件可针对每一存储体重复多次，且也可针对每一存储体重复，且可共同地耦合到ECC电路302.为了清楚起见，仅展示单一组存储体相关联的组件。[0043]存储器300包含一组组件，其作为掩码写入操作的一部分基于多个不同的时钟域进行操作。在图3的实例中，展示四个不同的时钟域，掩码读取时钟域310、读取总线域320、校验子域330及写入域340。每一域可与不同的时钟信号(例如，分别掩码读取时钟、读取总线时钟、校验子时钟及写入域时钟)相关联。不同时钟域可表示一组组件，这些组件具有基于特时序钟信号及/或基于从所述时钟信号导出的信号的时序。[0044]时序域310、320、330及340中的每一个可基于不同时钟信号，其可用于管理所述时序域内的组件的操作，以使得发布给不同存储体的掩码写入命令可在存储器300的不同部分中进行操作。例如，第一时序域310的组件可正在处理发布给第一存储体的掩码写入命令，而同时第二时序域320的组件可正在处理发布给第二存储体的掩码写入命令。在一些实施例中，不同的时序域可用于顺序地处理发布给相同存储体的不同命令。[0045]每一时序域可接收激活的时钟信号，且时钟信号可由小于命令之间的最小时序域310的分量之后约6个时钟周期，激活第二时序域320的分量，可在激活第二时序域320之后约8个时钟周期来激活第三时序域330的组件，且可在激活第三时序域330之后约7个时钟周期，激活第四时序域340的组件。在其它实例中，可使用时序域的于掩码写入操作以及读取组件及写入组件两者均需要相对较长时间来执行，因此与可接收新命令的速度相比，可基于掩码写入命令的长度来选择时序域的数目。例如，基于执行4*tCCD或更小时钟周期的掩码写入操作来布置存储器300。由于每一时序域在tCCD或更短的时序域。[0046]以此方式，可向第一存储体发出第一掩码写入命令，且第一时域310的组件可开始对其进行处理。假设可能的最快操作，在稍后的时间tCCD处，接收第二存取命令，且第一时域310的组件可开始对其进行处理。然而，到那时，第二时域320已接管对第一掩码写入命令进行处理。图4到5更详细地描述各种操作的时序。[0047]存储器300包含数据感测放大器(DSA)312.DSA312可为掩码读取时钟域310的一部分。DSA312可耦合到主输入/输出线MIO,主输入/输出线MIO可将DSA耦合到存储器阵列于掩码读取域310的掩码读取时钟信号向列激活信号CDAE提供时序。DSA312可放大或以其[0048]DSA312将经放大位提供给读取总线时域320。锁存器322存储由DSA312提供的信息。锁存器322经计时到读取总线使能信号LBusRdEnMRD。可基于读取总线时钟信号为读取总线使能信号LBusRdEnMRD提供时序。锁存器322可帮助将数据从掩码读取域310转换到读取总线域320。沿着共用读取总线LBusRd提供存储在锁存器322中的数据(以及来自其它类似锁存器的数据),作为对读取校验子树324的输入。因此，DSA312及锁存器322均可接近于其所相关联的存储体，而校验子树324可位于存储器300的共享区域中。校验子树324可为ECC电路302的读取部分的一部分。[0049]校验子树324可包含多个逻辑门，且可基于沿着读取总线接收的读取数据的状态来生成校验子信息。校验子信息可基于沿着读取总线LBusRd读出的一或多个数据位的状态。例如，可基于128个数据位生成8个校验子位。在图6A到6C中更详细地描述实例校验子树。[0050]校验子树324可沿着读取总线LBusRd接收来自存储器阵列的读取数据以及与所述读取数据相关联的读取奇偶校验两者。校验子树324可基于读取数据生成奇偶校验并将此读取校验子信息，所述读取校验子信息可指示读取奇偶校验与基于读取数据生成的奇偶校验之间是否(及在何处)存在任何差异。这些差异可指示读取数据在写入时与读取时之间存在差异，且校验子信息可用于校正此类差异。[0051]校验子树324将校验子提供给校验子域330的组件，且锁存器322将读取数据提供给校验子域330。特定而言，锁存器332可接收校验子信息，而锁存器3332及334可被计时到校验子信号synOCapMRD,所述校验子信号synOCapMRD可为(或可基于)管控校验子时钟域330的校验子时钟信号。锁存器332将校验子提供给错误突发检查电路336。错误突发检查336可审阅校验子信息，以确定校验子信息中是否存在任何错误。错误突发检查336可将关于任何所检测到错误的信息发送到奇偶校验编辑器345。例如，错误突发检查电路336可提供信息，所述信息对在校验子内错误所在的位置进行编码。[0052]在掩码写入操作期间，错误突发检查电路336也可接收数据掩码信号DM。数据掩码信号DM可指示所检测到错误是否与被掩蔽(例如，被维持)或未被掩蔽(例如，即将被来自DQ端子的新的写入数据所覆盖)的数据位相关联。错误突发检查电路336可接收DM信号，且可使用DM信号来确定是否掩蔽任何错误位。如果DM信号指示所检测到错误位未被掩蔽，那么存储器300可不采取任何动作来修复所检测到错误(例如，因为当所述位被覆盖时所述错误将被“修复”)。如果DM信号指示所检测到错误位被掩蔽，那么存储器300可更新由校验子树344提供的奇偶校验的状态(例如，利用奇偶校验编辑电路345)。在一些实施例中，可在将读取数据中的错误写回到存储器阵列之前对其进行校正(例如，通过使用多路复用器342与锁存器347之间的校正电路)。在一些实施例中，读取数据中的错误可原样写回到存储器阵列。错误突发检查电路336可基于校验子信息及DM信号提供指示是否应校正给定位的信号。[0053]来自数据端子DQ的写入数据与从存储器阵列读取的数据(例如，存储在锁存器334中)一起作为输入提供给多路复用器342。多路复用器342可具有耦合到数据掩码信号DM的选择器端子。数据掩码信号DM可指示读取数据的哪些位应被来自DQ端子的新写入数据替换，且哪些读取数据应被写回到存储器阵列。因此，多路复用器342可通过用来自DQ端子的写入数据替换某些读取位来生成经修正数据。所述校验子可基于写入域340以时序来操作。[0054]多路复用器342将经修正数据提供给校验子树344。在一些实施例中，校验子树344可类似于校验子树324。在一些实施例中，两个校验子树324及344可具有相同逻辑，只不过校验子树342可具有将读取奇偶校验与所生成奇偶校验进行比较的额外XOR逻辑，而校验子树344可生成奇偶校验但不对其进行比较。校验子树344基于经修正写入数据提供奇偶校验信息。奇偶校验信息被提供给奇偶校验编辑电路345,所述奇偶校验编辑电路使用来自错误突发检查电路336的校验子错误信息来编辑由校验子树344提供的校验子。奇偶校验编辑电路345可校正由校验子树344提供的校验子中的错误。奇偶校验编辑电路345可将奇偶校验提供给锁存器346。锁存器347可从多路复用器342接收经修正数据。[0055]奇偶校验编辑电路345可包含XOR逻辑门，所述XOR逻辑门具有耦合到读取校验子信息的输入(例如，来自校验子树324),以及耦合到校验子树344提供的写入奇偶校验的输入。XOR门提供信号，所述信号指示读取校验子是否不同于写入奇偶校验。XOR门的输出耦合到多路复用器，所述多路复用器具有耦合到来自校验子树344的写入奇偶校验的另一输入端。多路复用器具有选择端，所述选择端耦合到来自错误突发检查电路336的信号，所述信号指示写入奇偶校验是否需要编辑。如果写入奇偶校验不需要编辑，那么将写入奇偶校验作为奇偶校验通过多路复用器。如果写入奇偶校验需要编辑，那么将XOR门的输出用作多路复用器的输出作为奇偶校验。[0056]锁存器346及347可耦合到写入列选择信号CDTSW,其可为写入域340的一部分。锁存器347可存储经修正写入数据(例如，来自DQ端子的读取数据及新数据的混合),而锁存器346存储与经修正写入数据相关联的经校正奇偶校验。锁存器346及347沿着写入总线LBusWr将经修正数据及奇偶校验提供给例如锁存器348的与存储体相关联的电路。锁存器348可存储经修正写入数据及奇偶校验信息，直到是时候将其写入到存储器阵列。[0057]锁存器348将经修正写入数据及校验子数据提供给写入驱动器349(例如，图2的206),所述写入驱动器将信息沿着MIO总线写入到存储器阵列的存储器单元。[0058]除了在图3中作为掩码写入操作的一部分描述的组件之外，存储器300还可包含在读取操作中使用的组件，例如解码器352及校正电路354。这些电路被展示为与其它组件断开连接，因为其未被用作掩码写入操作的一部分，然而应理解，可使用额外耦合器及选择器(例如，多路复用器及开关)来在读取操作期间将解码器352及校正电路354耦合到各种其它组件。[0059]在读取操作期间，可通过DSA312将读取数据及奇偶校验读出到锁存器322。可沿着读取总线提供读取数据，且将其用作校验子树324的输入，且还可将其传送到校正电路354.校验子树324可基于读取数据生成校验子信息，所述校验子信息可提供给解码器电路352。解码器电路352可将校验子信息解码为指示哪些位错误的信号。校正电路354可变更来自解码器电路352的基于读取数据的解码信号的一或多个位。然后可将经校正读取数据提供给数据端子DQ以从存储器300读取。[0060]在(非掩码)写入操作期间，除了可不使用多路复用器342及奇偶校验编辑电路345之外，可以与先前描述的方式大致类似的方式来使用写入域340的组件。替代地，校验子树344可生成校验子信息，所述校验子信息可被编码为奇偶校验信息。来自DQ端子的奇偶校验信息及数据然后可沿着写入总线传递并被写入存储器阵列的存储器单元。[0061]图4为根据本公开的一些实施例的存储器装置中的操作的时序图。在一些实施例中，时序图400可表示例如图1的存储器100及/或图2的存储器200的存储器的操作。时序图400表示单个存储体(例如，图2的存储体202)内的操作。[0062]时序图300的水平轴线展示以系统时钟CK的周期数目表示的时间。垂直轴表示存储器的不同功能组件，其中框指示所述功能组件在指定的时间长度内正在执行经标记任务。当发出内部掩蔽写入(MWR)命令时，在第一时间t1设置水平轴线的原点。可响应于存储器(例如，从控制器)接收到的掩蔽写入命令来发布内部掩蔽写入命令。因此，在水平轴上的-32处的初始时间t0的命令可指示初始时间t0为在第一时间t1之前的32个时钟周期。应理解，图4中所展示的时序仅用于示范性目的，且其它时序可用于其它操作。[0063]在初始时间t0之前的时间，存储器沿着C/A端子接收写入命令WR。在时间t0处，存到数据之后(例如，对于8个时钟周期，对于8个串行位中的每一个各一个),I/O电路的数据总线倒置(DBI)电路可开始对数据进行解串行，所述数据随后可通过I/0电路沿着信道提[0064]在沿着信道提供数据之后(例如，在约时间-16理写入数据。例如，写入校验子树(例如，图3的344)可生成可被编码为奇偶校验的校验子。然后可沿着写入总线(LBusWr)将写入数据及所生成奇偶校验提供给存储体。沿着写入总线生成奇偶校验并提供数据及奇偶校验的过程可需要大约10个时钟周期(例如，从约-16到约-6)。[0065]在存储体(例如，通过存储体地址激活的存储体)中，写入数据及奇偶校验可沿着存储器阵列的输入/输出总线(例如主输入/输出MIO及本地输入/输出LIO)加载。当数据沿着主总线及本地总线加载时，所述数据可开始沿着存储器的各个列进行提供。列可由列选择信号CS规定。数据位及奇偶校验位可在被激活列及被激活行的交点处被写入到存储器单[0066]从时序图400可看出，在(非掩码)写入操作期间，写入路径中使用的最长任何组件约为8个时钟周期。此表示时序tCCD。在其它实例实施例存储器中可使用不同时序。[0067]在第一时间t1或之前，存储器可在C/A端子处接收掩码写入(MWR)命令。在第一时间t1,存储器可发出内部MWR命令。连同掩码写入命令(例如，在存储器的C/A端子处),存储器也可开始在DQ端子处接收写入数据。此通常类似于在t0开始的写入操作。除了在DQ端子处接收数据时，在接收到MWR命令之后不久，存储器可形可涉及激活存储器的列选择CS信号以激活一或多个列，以便沿着所述列从存储器单元(与活动行交点处)读取数据。从存储器阵列读取数据(例如，通过激活CS信号)可与沿着DQ端子传入的写入数据重叠。[0068]在时间t1之后约8个时钟周期，数据可停止被接收，且可移动至数据总线倒置DBI电路。在约同时，读取数据可开始沿着存储器的本地输入/输出总线LIO传送到数据感测放大器DSA.LIO及DSA的使用可与列选择信号仍然处于活动状态重叠。[0069]在时间t1之后约12个时钟周期，可将写入数据从DBI传送到信道。在约同时，读取数据可从数据感测放大器DSA传送到读取总线LBusRd。此可将读取数据(及相关联读取奇偶校验)移动到包含共享组件(例如ECC电路)的存储器区域。[0070]在时间t1之后约16个时钟周期，ECC电路的写入部分及读取部分两者可变为作用中。读取部分及写入部分可均同时处于作用中，因为读取部分及写入部分包含单独校验子树(例如，分别为图3的324及344)。ECC电路的读取部分可基于读取数据生成并检查奇偶校验。ECC电路的写入部分可将来自DQ电路的新写入数据及读取数据一起合成以生成经修正写入数据，且然后可基于经修正数据生成写入奇偶校验。基于读取数据的奇偶校验可用于校正写入奇偶校验中存在的任何错误，以生成经修正奇偶校验。[0071]在时间t1之后约20个时钟周期，沿着写入总线LBusWr将经修正写入数据及经修正奇偶校验提供给由连同掩码写入命令MWR一起提供的存储体地址所规定的存储体。在时间t1之后大约26个时钟周期，经修正写入数据及奇偶校验可在存储体中，且可沿着主I/0总线MIO及本地I/0总线LIO提供。列选择信号CS可作为写入操作的一部分被激活，以沿着单个位线(列)提供经修正写入数据及奇偶校验数据的位，以使得可将那些位写入到在那些位线及经激活行的交点处的存储器单元。[0072]图5为根据本公开的一些实施例在多个存储体中的操作的时序图。图5的时序图500可类似于图4的时序图400,除了在时序图500中展示与多个存储体相关联的命令及操作(与图4的单个存储体相反)。为了简洁起见，将不再相对于图5再次描述与关于图4所描述的那些特征类似的特征。为了清楚起见，已省略MIO/LIO线的某些操作，因为这些操作为存储体特定，且不同存储体中的操作可重叠。[0073]在时序图500中，不同阴影用于指示某些不同操作与发布给不同存储体的命令相同组件，而其它组件(例如，ECC电路，写入及读取总线)组件正在执行与来自指定存储体的数据相关联的任务。类似于图4的命令，图5的命令可表示响应于提供给存储器的外部命令(例如，由控制器)而由存储器(例如，从图1的命令解码器106)发出的内部命令。[0074]在初始时间t0,向第一存储体发出写入命令。存储器可类似于在图4中的t0开始描述的写入命令的方式处理写入命令。在第一时间t1,接收用于第二存储体的写入命令。第一时间t1可与初始时间t0分开命令tCCD之间的最小规定时间。在图5的实例中，时间tCCD为8个时钟周期，且因此当时间t0为-40个时钟周期(从处于第五时间t5的0时间开始)时，时间t1处于约-32时钟周期。如可看出，从时间t0到t1,沿着DQ端子提供与对第一存储体的写入操作相关联的数据。然而，在时间t1处，DQ端子开始接收与对第二存储体的写入操作相关联的数据。同时，在t1,与对第一存储体的写入操作相关联的数据在DBI(且然后在信道)上。以此方式，存储器可同时处理与多个存储体相关联的命令，因为不需要一个组件来处理与两个存取命令相关联的信息。写入命令相关联的列选择信号在t4之后约2个时钟周期结束，因此两个操作在列选择信号[0076]在第五时间t5,第二存储体接收掩码写入命令。在第六时间t6,第二存储体接收(非掩码)写入命令。使用单独的读取总线及写入总线以及ECC电路的独立读取及写入部分写入命令，其也在t6接收(非掩码)写入命令，所述t6为在t5之后的tCCD(例如8个时钟周绘用于生成编码位的逻辑的特定布置。图6B及6C展示逻辑树的可用于实施图表600的全部[0078]逻辑图600以及电路601及610可表示逻辑树的一部分，所述逻辑树被用作例如读[0079]写入位WD经布置以对应于数据端子DQ,及作为突发被接收在所述数据端子上的[0080]逻辑电路601包含逻辑电路的第一块602及逻辑电路的第二块603。块602及603接个输入提供输出。四个此类XOR门(例如，耦合到16个WD位)各自向第三块604中的XOR门提供输出。第二块603类似于第一块602,且具有耦合到16个写入数据WD位的四个XOR门，且在第三块604中将四个输出提供给XOR门的输入。第三块604包含分别耦合到第一块602的四个输经XOR运算产生对应于图表600的列SHO的连接的写入奇偶校验位WP’0。与电路601类似的逻辑可用于为图表600的接下来的两列SH1及SH2生成奇偶校验位WP’1及WP'2。[0081]电路610展示实例逻辑电路，其可用于生成与图表600的列SH3至SH7相关联的奇偶校验位WP'’3至WP'7。在电路601中，在图表600的每一列中为作用中(例如，用1标记)的设置数目个输入(例如，32个位)。然而，在电路610中，在不同的列中路610包含第一块611,所述第一块包含多个XOR门，如由图表600所指示，所述XOR门耦合到的每一者提供写入奇偶校验位WP’中的一者。[0082]图7为描绘根据本公开的一些实施例的方法的流程图。方法700可表示使用如图1-6C中的一或多个中所描述的组件及时序来执行掩码写入操作的方法。[0083]方法700从框710开始，框710描述响应于掩码写入命令而沿着读取总线从存储器的存储器阵列读取读取数据。存储器可在命令/地址端子(C/A)处接收掩码写入命令，以及指示应读取哪些存储器单元的存储体、行及列地址。存储器还可接收数据掩码信号DM,所述数据掩码信号DM可指示应用新数据覆盖读取位中的哪个以生成经修正数据，所述经修正数据被写回到由存储体、行及列地址指示的存储