《计算机系统》-第三章

3.1 组合逻辑电路的分析

在数字系统中，逻辑电路按功能可分为组合逻辑电路和时序逻辑电路两大类。本章介绍组合逻辑电路。所谓组合逻辑电路，从电路结构上看，就是由门电路组成的输出到输入之间没有任何反馈的电路。其一般形式如图3-1所示。图中X1，X2，…，Xn

为输入信号，F1，F2，…，Fm

为输出函数。组合逻辑电路的特点是：电路在任何时刻的稳定输出仅与该时刻的输入有关，而与该时刻以前的输入无关（或者说与输入信号作用前的电路状态无关）。这说明组合逻辑电路不具有记忆功能。因此，组合逻辑电路的任一输出函数可表示为：Fi

=f（X1，X2，…，Xi，…，Xn）（i=1，2，…，m）下一页返回3.1 组合逻辑电路的分析对于组合逻辑电路，要讨论的基本问题是组合逻辑电路的分析与设计。组合逻辑电路的分析，就是根据给定的组合逻辑电路，应用逻辑函数来描述它的工作，找出电路输出与输入之间的关系，判别其所实现的逻辑功能，了解其设计思想，评定设计是否合理、经济等。组合逻辑电路的设计，就是根据已经确定的逻辑功能要求，寻求一个满足此功能要求的组合逻辑电路的过程。分析与设计是两个相反的过程。本章先讨论组合逻辑电路的分析与设计方法，然后介绍常用组合逻辑电路，如译码器、编码器、数据选择器等。上一页下一页返回3.1 组合逻辑电路的分析组合逻辑电路分析的目的是：研究给定电路的设计思想，评价原电路的技术、经济指标，以便修改和完善原设计，或者根据实际情况更换器件等。3.1.1 分析方法（1）根据给定的组合逻辑电路，写出电路的输出函数表达式。（2）进行化简，求输出函数的最简“与或”式。（3）列写输出函数真值表，为分析逻辑功能做好准备。（4）进行功能说明，并评价电路。一般来说，真值表一旦列出，则电路的输入、输出关系即明确。这时可根据真值表概括出电路所实现的功能，并可对原电路设计方案进行评定或提出改进意见和改进方案等。上述分析步骤是就一般情况而言的，在实际中应灵活进行，不一定每步都是必需的。上一页下一页返回3.1 组合逻辑电路的分析3.1.2 分析举例例3-1 分析图3-2（a）所示的组合逻辑电路。解（1）写出输出函数表达式：（2）进行化简，采用公式法：（3）进行功能说明，并评价电路。该电路完成的是“异或”逻辑功能，电路输出与变量A无关。从所实现的逻辑功能看，原电路设计复杂，使用器件较多，在完成相同逻辑功能的条件下，若改用“异或”门，则可使电路既简单又可靠，如图3-2（b）所示。上一页下一页返回3.1 组合逻辑电路的分析例3-2 分析图3-3所示组合逻辑电路。解（1）根据电路写出函数表达式：（2）对该表达式进行化简：

（3）列写函数真值表，见表3-1。

（4）从真值表中可以看出，当A、B、C三个输入一致时（或者全为0，或者全为1），输出才为1，否则输出为0。所以，这个组合逻辑电路具有检测“输入是否一致”的功能，也称为“不一致电路”。上一页返回3.2 组合逻辑电路的设计3.2.1 组合逻辑电路设计方法组合逻辑电路设计的一般步骤如下：（1）进行逻辑抽象。①确定所描述事物的输入变量个数和输出变量个数。②把输入变量与输出变量之间的关系用真值表表示，根据因果关系，填充二进制取值。（2）进行化简。①输入变量比较少时，用卡诺图化简。②用公式化简。③用其他方法，如Q−M化简法（本书不介绍）。下一页返回3.2 组合逻辑电路的设计（3）逻辑函数变换。根据指定的门电路类型，将化简的“与或”式变成所需的“与非-与非”式、“与或非”式，或“或非-或非”式等，也可不变换，只用“与”门和“或”门实现“与或”式。（4）画逻辑电路图。根据最后形成的逻辑表达式，画出逻辑电路图上一页下一页返回3.2 组合逻辑电路的设计3.2.2 组合逻辑电路设计举例例3-3 设计一个供三人使用的少数服从多数的表决电路，并用“与非”门实现。解（1）由题意可知，三人代表三个输入变量，通过与否的结果为一个输出变量。三个输入变量用字母A、B、C表示，输出用F表示。列出真值表，见表3-2，输入变量“1”表示同意，输入变量“0”表示不同意；输出变量“1”表示通过，输出变量“0”表示不通过。（2）用卡诺图化简真值表，如图3-4所示，得到化简函数：F=AB+BC+AC（3）把化简的“与或”式转换成“与非-与非”式：

（4）组合逻辑电路图如图3-5所示。上一页下一页返回3.2 组合逻辑电路的设计例3-4 设计1位全加器。

设计要求：两个一位的二进制数相加，当每两位相加时，考虑比它们低一位来的进位，即相当于三个一位的二进制数相加。解（1）由题意可知，输入变量为3个，即加数B、被加数A、低位进位C；输出变量为2个，即全加和S、全加进位C′。一位全加器的真值表见表3-3。第四行的解读为，加数B为1，低位进位C有进位为1，被加数A为0,相加后本位和为0，同时向高位产生进位C′为1。（2）用卡诺图法化简。分别作出S和C′的卡诺图，如图3-6所示。由图3-6（a）可见，因没有相邻项而不能进一步合并化简，所以S的表达式已为最简的“与或”式，图3-6（b）可以化简，表达式为：上一页下一页返回3.2 组合逻辑电路的设计（3）把表达式转化为“与-非-与非”式：（4）组合逻辑电路图如图3-7所示。（5）全加器的逻辑符号可用图3-8来表示。以后将更多地用全加器的逻辑符号来代表全加器。上一页下一页返回3.2 组合逻辑电路的设计例3-5 A、B、C、D为4个二进制输入变量，设计一个电路：（1）当8≤X≤13时，输出F1为1；（2）当2≤X<10时，输出F2为1。电路用“与非”门实现。注：X指A、B、C、D四个二进制变量的相应十进制值。解（1）由题意可知，输入变量为4个，输出变量为2个。列出反映它们之间关系的真值表，见表3-4。（2）用卡诺图化简真值表，如图3-9所示，得化简函数：（3）将函数式转换成“与非-与非”式：（4）电路图如图3-10所示。上一页返回3.3 中规模集成电路逻辑部件中规模集成电路通常能完成部分相对独立的逻辑功能，其设计思想与小规模集成电路完全不同。前面所介绍的都属于小规模集成电路，而本节要介绍的是中规模集成电路设计思想：把问题的函数式推导成中规模集成电路固有的函数表达式形式，再利用中规模器件实现。3.3.1 编码器把较多的信息用简短的二进制表示称为编码，实现它的硬件称为编码器。在数字系统中，“编码”常指将十进制数或字符转换成二进制代码。例如各类BCD码编码器，就是将0～9这些十进制数字转换成对应的4位BCD码的组合电路。下一页返回3.3 中规模集成电路逻辑部件表3-5列出了一个简化的BCD码编码器的真值表。D0～D910个输入变量代表键盘数字0～9，因是键盘输入，任何时刻仅允许一位有效，符合这种条件的输入组合只有真值表中所列的10种取值，故可以直接写出每一个输出信号的最简“与或”式：A=D1+D3+D5+D7+D9B=D2+D3+D6+D7C=D4+D5+D6+D7D=D8+D9上一页下一页返回3.3 中规模集成电路逻辑部件由以上逻辑表达式，可画出图3-11

所示的BCD码编码器的逻辑电路图。上述BCD码编码器的输入信号是互相排斥的。在优先编码器中则不同，其允许几个信号同时输入，但是电路只对其中优先级别最高的进行编码，不理睬级别低的信号，或者说级别低的信号不起作用，这样的电路叫优先编码器。优先级别的高低，完全由设计人员根据各个输入信号轻重缓急情况决定。74148是一个典型的8线-3线优先编码器，表3-6给出了它的真值表。从真值表中可以看出，74148的输入信号

和输出信号

均用反码表示。上一页下一页返回3.3 中规模集成电路逻辑部件3.3.2译码器及其应用1.译码器译码是编码的逆过程，在编码时，每一种二进制代码状态，都被赋予了特定的含义，即都表示一个确定的信号或者对象。把代码状态的特定含义“翻译”出来的过程叫作译码，实现译码操作的电路称为译码器。译码器是一个多输出的组合逻辑电路，每一个输出唯一地对应一个特定的输入组合。常用的译码器有二进制译码器、二～十进制译码器和显示译码器。本节主要介绍二进制译码器的原理及其应用，其他类型译码器请参考其他书籍。上一页下一页返回3.3 中规模集成电路逻辑部件二进制译码器的输入是表示某种信息的二进制代码，对于某个特定的输入代码，多个输出中只有唯一的一个呈现有效电平，其余输出均呈现无效电平，以此表示翻译出来的不同信息。有效电平和无效电平是相对而言的，若定义“1”为有效电平，则“0”便为无效电平，反之亦然。因为每一组输入组合（即一组二进制代码）对应一个输出端，所以输入n位二进制代码的译码器，必然有2n

个输出端。如3位输入的译码器，就有8个输出端，这种译码器也称为3线-8线译码器（简称3-8译码器）。上一页下一页返回3.3 中规模集成电路逻辑部件表3-7给出了基本3-8译码器的真值表，从表中可以看出，3个输入A0～A2

的8种组合中的每一种，都唯一地使Z0～Z78个输出中的一个为1，由此列出译码器的逻辑表达式如下：根据真值表和表达式，画出3-8译码器的逻辑电路图，如图3-13所示。图中每个与非门的3个输入，分别接A0～A2的8种组合之一。对于任何一种输入组合，Z0～Z78个输出中仅有一个为1。74138是常用的中规模集成电路3-8译码器，其真值表见表3-8。图3-14（a）所示为74138的逻辑电路图，图3-14（b）所示为逻辑符号，图3-14（c）所示为74138芯片管脚图。上一页下一页返回3.3 中规模集成电路逻辑部件从逻辑图中可以看出，74138与图3-13所示的基本3-8译码器相似。不同的是，74138的输出直接从“与非”门引出，其间不经过“非”门，因此输出

均为反码，即输出0为有效，输出1为无效。上一页下一页返回3.3 中规模集成电路逻辑部件2.用译码器实现组合逻辑函数任何组合逻辑函数都可以表示成最小项之和的标准形式，那么利用两次取反的方法就会很容易地得到其由最小项构成的“与非-与非”表达式，例如函数

的标准“与或”表达式为两次对F取反并用反演律得上一页下一页返回3.3 中规模集成电路逻辑部件74138译码器的输入端A0、A1、A2

分别接输入变量C、B、A，则译码器输出分别为上一页下一页返回3.3 中规模集成电路逻辑部件综上所述，函数的标准“与非-与非”表达式，就是由译码器相应的输出相“与”再“非”而得到，即利用二进制译码器和“与非”门可以实现任何组合逻辑函数，尤其适合有多个输出的组合逻辑电路。实现电路图如图3-16所示。上一页下一页返回3.3 中规模集成电路逻辑部件3.3.3 数值比较器能够对两个数值进行大小比较的组合逻辑电路称为比较器。1.一位数值比较器表3-9列出了一位数值比较器的真值表，从真值表中可以看出，该比较器有2个一位输入变量A、B，以及3个比较结果输出F1、F2、F3。当A>B时，F1=1；当A=B时，F2=1；当A<B时，F3=1。根据真值表可写出三个输出函数的表达式如下：由表达式画出一位数值比较器的逻辑电路图，如图3-17所示

上一页下一页返回3.3 中规模集成电路逻辑部件2.四位数值比较器四位数值比较器由四个一位数值比较器组成，用于对两个四位二进制数值A（A3

A2A1

A0）和B（B3B2B1B0）的各位从高到低进行比较，4对8个输入变量为A3B3、A2B2、A1B1、A0B0，3个输出变量为A>B（A大于B）、A=B（A等于B）、A<B（A小于B）。其真值表见表3-10。

上一页下一页返回3.3 中规模集成电路逻辑部件两个四位二进制数相比，高位的比较结果起着决定性作用，即高位不等便可确定两数大小，高位相等再进行低一位的比较，所有位均相等才表示两数相等。当A3>B3（即A3=1，B3=0）时，无论其余数位为何值，结果总为A>B，所以输出“A>B”=1；当A3<B3（即A3=0，B3=1）时，无论其余数位为何值，结果总为A<B，所以输出“A<B”=1；当A3=B3

时，则要根据A2、B2

的值来确定两数的大小，其余以此类推。四位数值比较器的逻辑表达式如下：A>B=A3>B3+(A3=B3)·A2>B2+(A3=B3)·(A2=B2)·A1>B1+(A3=B3)·(A2=B2)·(A1=B1)·A0>B0A<B=A3<B3+(A3=B3)·A2>B2+(A3=B3)·(A2=B2)·A1>B1+(A3=B3)·(A2=B2)·(A1=B1)·A0>B0A=B=(A3=B3)·(A2=B2)·(A1=B1)·(A0=B0)上一页下一页返回3.3 中规模集成电路逻辑部件根据上述逻辑表达式，可用4个一位数值比较器及“与”门、“或”门构成图3-18所示的四位数值比较器电路。这个电路是中规模集成电路四位数值比较器HC85的内部结构，HC85的芯片引脚如图3-19（a）所示，它的逻辑符号如图3-19（b）所示。HC是用COMS材料制作的集成电路。上一页下一页返回3.3 中规模集成电路逻辑部件四位数值比较器电路图中，还有三个用于扩展的级联输入端“A>B”“A<B”“A=B”，其逻辑功能相当于把低四位的比较结果传给高四位，当高四位比较都相等时，整个数组的比较值由低四位的比较结果决定。例3-7 用两片HC85构成八位数值比较器。解

连接图如图3-20所示。比较器总的输出由高位HC85芯片Ⅱ的输出确定，低位芯片Ⅰ的输出连到高位芯片的级联输入端。若参与比较的两个八位二进制数的高四位不相等，比较结果由高位芯片单独确定，与低位芯片无关；若两个八位二进制数的高四位相等，则比较结果由级联输入确定，也即由低位芯片的比较结果确定。低位芯片的级联输入端设置为“A>B”=0，“A<B”=0，“A=B”=1。上一页下一页返回3.3 中规模集成电路逻辑部件3.3.4 数据选择器及其应用将多路输入数据选择一路到输出端的电路称为数据选择器，也叫多路选择器或多路开关。数据选择器都已做成中规模集成电路形式，常用的有四2选1（即一个集成块中有四个相同的2选1数据选择器）、双4选1、8选1和16选1等几种数据选择器。为了能扩展使用，每个数据选择器都带有一个选通控制端S。上一页下一页返回3.3 中规模集成电路逻辑部件1.数据选择器1）4选1多路选择器4选1多路选择器如图3-21所示，其中A1A0是选择控制端，D3～D0是数据输入端，Y是输出端。由图可写出其输出表达式：随着A1A0

取值的不同，“与或”门中被打开的“与”门也随之变化，而只有加在打开“与”门输入端的数据才能传送到输出端。例如A1A0=10时，第三个“与”门打开，这样把对应的D2

数据传送到输出端Y上。4选1多路选择器的真值表见表3-11。4选1多路选择器的逻辑符号如图3-22所示。上一页下一页返回3.3 中规模集成电路逻辑部件（2）8选1数据选择器74151是由一个中规模集成电路构成的8选1数据选择器，其真值表见表3-12，其逻辑电路图、芯片引脚图和逻辑符号如图3-23所示。上一页下一页返回3.3 中规模集成电路逻辑部件当选通输入端

=1时，“与或”门的各个“与”单元被封锁，输出Y=0，此时数据选择器的输出与任何输入数据无关。当

=0时，“与或”门中的各“与”单元开启，输出Y的表达式为：由数据选择器和逻辑表达式可以看出，当地址A2A1A0

选择输入使某个最小项mi

为1时，数据选择器的输出Y便为对应的输入数据Di，由此便实现了数据选择的功能。例如，当A2A1A0=110时，m6=1，这样把对应的D6

数据传送到输出端Y上。上一页下一页返回3.3 中规模集成电路逻辑部件例3-8 用两片74151连接成16选1数据选择器。解 16选1数据选择器如图3-24所示。当A3=0时，S1=0，S2=1，片2禁止，片1选通工作，则上一页下一页返回3.3 中规模集成电路逻辑部件2.数据选择器的应用中规模电路变得非常便宜之后，电路设计者常用数据选择器来实现组合逻辑函数。其基本方法是把逻辑函数向选择器的固有表达式推导，使逻辑函数与选择器的固有表达式一致，这样就利用数据选择器实现逻辑函数。由于数据选择器的固有表达式是标准“与或”式，而将逻辑函数推导成标准“与或”式是一件比较容易的事情，所以很容易实现。上一页下一页返回3.3 中规模集成电路逻辑部件例3-9 用8选1数据选择器实现3变量函数F=AB+AC+BC。解

先将逻辑函数转换成标准“与或”式：8选1数据选择器的表达式Y为：把F推导成Y的形式：上一页下一页返回3.3 中规模集成电路逻辑部件因F原有标准“与或”式中没有

项，因此要“与”0，才不影响F的值；

同理。原有F中有

项，所以“与”1，也不影响F的值；

同理。经过改造F，使F与Y的形式一致，只要对照比较两式，可知A2=A、A1=B、A0=C，D0=0、D1=0、D2=0、D3=1，D4=0、D5=1、D6=1、D7=1，所有变量都可一一对应。令A2=A、A1=B、A0=C，令D0=D1=D2=D4=0，D3=D5=D6=D7=1，此时，数据选择器的输出Y与所需函数的输出F完全一致，据此画出图3-25所示的电路连接图，便可实现函数F=AB+AC+BC。本例也可通过卡诺图，先把函数F=AB+AB+BC展开在卡诺图上，再在卡诺图上标出1，写出标准“与或”式。这样不容易出错。上一页下一页返回3.3 中规模集成电路逻辑部件例3-10 用多路数据选择器实现函数F=∑(。解 F=∑(0,1,3,5,6,7)=ABC+ABC+ABC+ABC+ABC+ABC8选1数据选择器的表达式是：Y=A2A1A0iD0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0iD4+A2A1A0D5+A2A1A0D6+A2A1A0D7显然令A2=A，A1=B，A0=C，且令D0=D1=D3=D5=D6=D7=1，D2=D4=0，则有F=ABCi1+ABCi1+ABCi0+ABCi1+ABCi0+ABCi1+ABCi1+ABCi1实现电路如图3-26所示。上一页下一页返回3.3 中规模集成电路逻辑部件3.3.5 组合逻辑电路举例

在数据流式磁带机中，广泛采用GCR（4/5）编码。它的基本方式是将4位一组的数据码整体转换成5位一组的记录码；在数据码中连续0的个数不受限制，但在转换后的记录码中，连续0的个数不超过2个；将转换后的记录码按NRZ1制（一种写入电流格式）记入磁带中。例3-11 GCR编码见表3-13，用组合逻辑电路实现GCR编码转换电路，如图3-27所示。解

根据题意可知，输入变量为数据码A、B、C、D4个，输出为F1～F55个输出函数，记录码为F1、F2、F3、F4、F5。上一页下一页返回3.3 中规模集成电路逻辑部件分别求出F1～F55个输出函数的卡诺图，并写出最简式。5个函数的卡诺图如图3-28所示。由卡诺图得出F1～F5

的最简表达式为：例3-12 用74LS08“与”门和74LS