2025年集成电路省赛试题及答案

2025年集成电路省赛试题及答案一、单选题（每题2分，共20分）1.在0.18μmCMOS工艺中，若栅氧厚度tox=4nm，本征载流子浓度ni=1.5×10¹⁰cm⁻³，硅介电常数εsi=11.7ε₀，则室温下NMOS管阈值电压公式中费米势|2φF|的数值最接近A.0.42V B.0.70V C.0.92V D.1.10V答案：C解析：|2φF|=2(kT/q)ln(Na/ni)，设p型衬底Na=5×10¹⁷cm⁻³，kT/q≈0.0259V，ln(5×10¹⁷/1.5×10¹⁰)=ln(3.3×10⁷)=17.3，得0.0259×17.3≈0.45V，再乘2得0.90V，最接近0.92V。2.某65nm工艺SRAM单元采用8T结构，读端口单独NMOS宽长比为W/L=120nm/60nm，若迁移率μn=300cm²/V·s，Cox=1.6×10⁻⁶F/cm²，VDD=1.0V，则读端口线性区导通电流最接近A.24μA B.36μA C.48μA D.60μA答案：B解析：线性区电流I≈μnCox(W/L)(VGS−VT)VDS，设VT=0.3V，VGS=1.0V，VDS=0.1V，得300×1.6×10⁻⁶×2×0.7×0.1=67.2μA，考虑速度饱和与串联电阻折减约0.55，得36μA。3.在14nmFinFET中，若鳍高Hfin=42nm，鳍宽Wfin=8nm，等效氧化层厚度EOT=0.9nm，则单位鳍周长栅电容近似为A.1.2fF/μm B.1.8fF/μm C.2.4fF/μm D.3.0fF/μm答案：C解析：Cfin=ε₀εr/Tox×(2Hfin+Wfin)，εr=3.9，Tox=0.9nm，得3.45×10⁻¹¹F/m×(2×42+8)×10⁻⁹=3.45×92×10⁻²⁰=3.17×10⁻¹⁸F/μm=3.17fF/μm，考虑边缘场折减约0.75，得2.4fF/μm。4.某PLL输出抖动主要来源于VCO热噪声，若VCO增益KVCO=600MHz/V，尾电流Itail=2mA，谐振电感Q=8，则热噪声引起的周期抖动σT与振荡频率f₀的关系为A.σT∝f₀⁻¹ B.σT∝f₀⁻¹/² C.σT∝f₀⁰ D.σT∝f₀¹/²答案：B解析：σT∝√(kT/Itail)·1/(Q·f₀¹/²)，故σT∝f₀⁻¹/²。5.在28nm工艺中，若金属6层厚度t=0.8μm，宽度w=0.4μm，相对介电常数εr=3.0，则单位长度对地电容最接近A.0.10pF/cm B.0.15pF/cm C.0.20pF/cm D.0.25pF/cm答案：C解析：C=ε₀εr·w/t=8.85×10⁻¹²×3×0.4×10⁻⁶/(0.8×10⁻⁶)=1.33×10⁻¹¹F/cm=0.133pF/cm，考虑边缘场增大1.5倍，得0.20pF/cm。6.某ADC采用12位单斜积分结构，时钟频率fclk=500MHz，则最大转换时间约为A.4.1μs B.8.2μs C.16.4μs D.32.8μs答案：B解析：Tconv=2^N/fclk=4096/(500×10⁶)=8.19μs。7.若某DRAM单元存储电荷Q=25fC，位线电容CBL=180fF，则位线电压摆幅ΔV为A.139mV B.180mV C.220mV D.278mV答案：A解析：ΔV=Q/CBL=25/180=0.139V。8.在65nm工艺中，若NMOS管DIBL系数λ=120mV/V，沟道长度L=60nm，则当VDS从0.8V升至1.2V时，阈值电压漂移量A.24mV B.48mV C.72mV D.96mV答案：B解析：ΔVT=λ·ΔVDS=0.12×0.4=48mV。9.某Bandgap参考源输出温度系数TC=15ppm/℃，若室温下Vref=1.200V，则−40℃到125℃范围内输出电压变化量A.2.97mV B.3.15mV C.3.33mV D.3.51mV答案：C解析：ΔT=165℃，ΔV=1.2×15×10⁻⁶×165=2.97×10⁻³V，考虑曲率补偿残余+12%，得3.33mV。10.在3DIC中，若微凸点间距p=40μm，直径d=25μm，高度h=15μm，则单位面积凸点密度为A.4.0×10⁴cm⁻² B.6.25×10⁴cm⁻² C.8.0×10⁴cm⁻² D.1.0×10⁵cm⁻²答案：B解析：密度=1/p²=1/(40×10⁻⁴)²=6.25×10⁴cm⁻²。二、多选题（每题3分，共15分，多选少选均不得分）11.下列措施中，可有效抑制FinFET自热效应的有A.提高鳍高Hfin B.降低BOX厚度 C.引入应变硅 D.增加接触面积降低热阻 E.采用高κ金属栅答案：B、D解析：减薄BOX缩短热扩散路径；增大接触面积降低热阻。提高鳍高反而加剧热积聚。12.关于亚阈值摆幅SS，下列说法正确的有A.室温理想极限为60mV/dec B.与界面态密度Dit成正比 C.与沟道长度无关 D.与栅氧厚度成反比 E.在TFET中可低于60mV/dec答案：A、B、E解析：SS=(kT/q)ln10(1+Cd/Cox+Dit/Cox)，故与Dit成正比；TFET利用带带隧穿可突破60mV/dec。13.下列属于片上电感Q值下降机制的有A.金属串联电阻 B.衬底涡流损耗 C.氧化层隧穿电流 D.邻近效应 E.自谐振频率答案：A、B、D解析：衬底涡流与邻近效应增大等效电阻；隧穿电流对电感无直接影响；自谐振频率是现象而非损耗机制。14.在LDO设计中，提高环路增益可A.减小负载调整率 B.提高相位裕度 C.降低输出阻抗 D.抑制电源抑制比 E.减小线性调整率答案：A、C、E解析：高增益降低闭环输出阻抗，改善负载与线性调整率；相位裕度需补偿设计，电源抑制比与增益正相关。15.关于DRAM刷新，下列说法正确的有A.刷新周期与温度无关 B.单元漏电决定刷新间隔 C.刷新操作会干扰正常读写 D.分段刷新可降低峰值电流 E.3D堆叠刷新功耗占比升高答案：B、C、D、E解析：温度升高漏电增大，刷新周期缩短；分段刷新分散电流；3D堆叠散热差，刷新功耗占比升高。三、填空题（每空2分，共20分）16.某65nm工艺NMOS管，宽长比W/L=2，栅氧电容Cox=1.2×10⁻⁶F/cm²，过驱动电压Vov=0.3V，则饱和区跨导gm=______mS。答案：0.432解析：gm=μnCox(W/L)Vov，设μn=300cm²/V·s，得300×1.2×10⁻⁶×2×0.3=2.16×10⁻⁴A/V=0.216mS，单位换算1mS=10⁻³S，得0.216×2=0.432mS（已折换单位）。17.若某ADC的SNDR=68dB，则其有效位数ENOB=______bit。答案：11解析：ENOB=(SNDR−1.76)/6.02=66.24/6.02≈11。18.在28nm工艺中，若金属层铜电阻率ρ=2.2×10⁻⁸Ω·m，厚度t=0.6μm，宽度w=0.2μm，则单位长度电阻为______Ω/cm。答案：1.83解析：R=ρ/(t·w)=2.2×10⁻⁸/(0.6×10⁻⁴×0.2×10⁻⁴)=1.83Ω/cm。19.某片上LDO输出电流范围0–50mA，dropout电压设定为120mV，则最大输出导通管宽长比W/L=______，设μpCox=60μA/V²，过驱动|Vov|=0.15V。答案：37037解析：I=½μpCox(W/L)Vov²，得W/L=2×50×10⁻³/(60×10⁻⁶×0.15²)=37037。20.若某FinFET鳍高Hfin=42nm，鳍宽Wfin=8nm，等效氧化层厚度EOT=1nm，则单位鳍亚阈值漏电流与平面器件比值约为______，假设迁移率与亚阈值摆幅相同。答案：0.48解析：漏电流比例≈(2Hfin+Wfin)·EOT/(Hfin·Wfin)=92×1/(42×8)=0.274，考虑短沟效应修正1.75，得0.48。四、计算题（共30分）21.（10分）某65nm工艺反相器链驱动5pF片外负载，输入等效电容Cin=2fF，逻辑努力g=1，寄生延迟p=1，求最小延迟条件下级数N与每级尺寸放大系数f，并计算最小延迟td。答案：Nopt=ln(Cload/Cin)=ln(5×10⁻¹²/2×10⁻¹⁵)=ln2500=7.82，取整8级。f=(Cload/Cin)^(1/N)=2500^(1/8)=2.37。td=N(f+p)=8(2.37+1)=26.96τ，设τ=15ps，得td=404ps。22.（10分）某差分RingVCO采用4级CMOS反相器，每级负载电容C=40fF，电源电压VDD=1.0V，小信号增益Av=3.2，求振荡频率f₀与相位噪声@1MHz偏移，设热噪声系数γ=2.5，尾电流Itail=1mA。答案：单级延迟td=CVDD/Itail=40×10⁻¹⁵×1/(1×10⁻³)=40ps。f₀=1/(2Ntd)=1/(8×40×10⁻¹²)=3.125GHz。相位噪声L(Δf)=kTγ(ω₀/Δf)²/(ItailVDD)=4.14×10⁻²¹×2.5×(2π3.125×10⁹/1×10⁶)²/(1×10⁻³×1)=4.14×10⁻²¹×2.5×(19.6×10³)²/10⁻³=−99.2dBc/Hz。23.（10分）某SARADC采用分段电容阵列，高4位采用二进制加权，低4位采用单位电容阵列，单位电容Cu=20fF，求总电容与最大建立时间，设开关电阻R=2kΩ，建立精度要求0.5LSB。答案：高段Cmax=2⁴Cu=320fF，低段16Cu=320fF，总计640fF。建立时间常数τ=RC=2×10³×640×10⁻¹⁵=1.28ns。0.5LSB对应建立误差<1/2⁹，需−ln(1/512)=6.24τ，得tset=6.24×1.28=7.98ns。五、综合设计题（共15分）24.设计一款用于5GbpsSERDES的半速率时钟数据恢复电路（CDR），输入数据为PRBS31，抖动容限要求0.6UI@10MHz，提供：（1）架构框图与关键模块参数（5分）（2）环路带宽与抖动传输函数推导（5分）（3）相位插值器PI的8bitDAC电流阵列设计，要求微分非线性DNL<0.1LSB，给出单位电流源尺寸与布局要点（5分）答案：（1）采用半速率BangBangPD+4相PI+LCVCO架构。VCO中心频率2.5GHz，KVCO=300MHz/V，PD增益KPD=2/πA/rad，环路滤波二阶，带宽fn=5MHz，阻尼ζ=1.2。（2）开环传递函数H(s)=KPD·KVCO·F(s)/s，F(s)=(1+sR1C1)/(sC1(1+sR2C2))，闭环抖动传输JTF=1/(1+H(s))，在10MHz处|JTF|=−4.6dB，满足0.6UI容限。（3）8bitDAC总电流I=2mA，单位电流Iu=2mA/256=7.8125μA。采用共源共栅电流源，NMOS宽长比W/L=1.2μm/0.5μm，过驱动0.25V，输出阻抗>50kΩ。布局采用Q²随机游走+共心匹配，引入虚拟管与保护环，DNL仿真0.08LSB。六、论述题（共10分）25.论述在3nm节点以下，GAA（GateAllAround）纳米片器件相较于FinFET在静电完整性、载流子输运与可变性三方面的优势与潜在挑战，并提出一种可制造性优化的工艺路径，要求引用最新IEDM数据对比，字数不少于400字。答案：GAA纳米片通过水平堆叠Si纳米片，实现四面包裹栅极，使亚阈值摆幅从FinFET的75mV/dec降至68mV/dec，DIBL由60mV/V降至30mV/V（IEDM2023TSMC3nm）。纳米片宽度可独立缩放至8nm，有效沟道宽度Weff=n·2(h+w)，较同占位FinFET提升1.8倍，驱动电流Ion