CMOS数字集成电路原理与分析 课件 第6-10章 CMOS逻辑门电路- CMOS集成电路IO电路及封装

CMOS

数字集成电路原理与分析第六章

CMOS

逻辑门电路第五章内容概述VoL:输出电平为逻辑”0”时的最小输出电压Von:输出电平为逻辑”1”时的最大输出电压Vπ:仍能维持输出为逻辑”1”的最大输入电压Vn:仍能维持输出为逻辑”0”的最小输入电压Vm:逻辑阈值，输出等于输入时对应的输入电压延迟时间反相器的输入波形变化到高电平的50%至输出波形变化到高电平50%的需要的时间.下降时间反相器的输出波形从高电平的90%下降至高电平的10%需要的时间，上

升

时

间t

,反相器的输出波形从高电平的10%上升至高电平的90%需要的时间.VDo输入高电平

有效范围过渡区输入低电平

有效范围有效高电平输出噪声NM,=VorVNM,aVo-Yu噪声有效低电平输出高电平高噪声容限低噪声容限低电平aoFour=VsVa.Fn

VaVm-由PMOS和

NMOS

所组

成的互补型电路-CMOS。

输入稳定时总有一个截

止，具有低功耗特点。CMOS

反相器电路结构

CMOS

反相器的静态特性噪声幅值+Va<V→噪声幅值<V₂-Va噪声幅值+V<V一

噪声幅值<VorVCMOS

反相器的瞬态特性CMOS反相器的噪声容限迟滞反相器三态反相器Vout要点内容

基

本CMOS

静态逻辑门要点内容

CMOS

复合逻辑门要点内容

MOS

管的串并联特性要点内容

CMOS

静态逻辑门的功耗要点内容

CMOS

静态逻辑门的延迟要点内容

功耗和延迟的折中要点内容

传输门逻辑电路动态逻辑电路第6章

CMOS

逻辑门电路ABO=AO=A·BO=A+BApBOnnB

n

n6.1基本CMOS

静态逻辑门反

相

器

两

输

入

与

非

门两

输

入

或

非

门AOOAA两

输

入

与

非

门O=A·BAp

A.B01016.1基本CMOS

静态逻辑门CMOS

与非门O1110A0011区

区ABBOB两

输

入

或

非

门VDDO=A+BB0O1016.1基本CMOS

静态逻辑门区☒区

区区

区CMOS或非门O1000A0011ABGNDA

BOpBn※NMOS、PMOS

互补

：(并联《====》串联)NMOS→

输出为“0”PMOS→输出为“1”※

与：NMOS串PMOS并

或

：NMOS并PMOS串

：※生成电路为负逻辑：组成AND和OR时，加一反相器。※晶体管数为：输入端子数的两倍。6.1基本CMOS

静态逻辑门AB

0O=A+B+C第六章

CMOS逻辑门电路·A

B

C三输入与非门

三输入或非门多输入逻辑门O=A

B.CAB0CDO=A·B+C.DDA

BO

Bc

DAc

C6.2CMOS复合逻辑门CA

○

BA

CB第六章CMOS

逻辑门电路O=(A+B)·(C+D)AB

C

DO=A

B+CBADBA

BCcOA

cD

cC·6.2

CMOS复合逻辑门第六章CMOS

逻辑门电路BA0011二输入异或门O=(A+B)·(A+B)O0110AB

A

BB0101A6.2

CMOS复合逻辑门

复合逻辑门电路的构成方法调整逻辑关系式，使得输出为负逻辑逻辑关系为与时，NMOS

串联、PMOS

并联逻辑关系为或时，

NMOS并联、PMOS

串联※改变尺寸可调整输入阈值或速度晶体管的驱动

能力是用其导

电因子k

来表

示的，k值越

大，其驱动能

力越强。多个

管子的串、并

情况下，其等

效导电因子应

如何推导?先考虑两个阈值电压相同的MOS

晶体管串联

的情况。设导电因子分别为K1和K₂

的两个

MOS

管串联后，其等效导电因子为Keff6.3

MOS管的串并联特性

晶体管串联的情况整理得Ips=K[(VGs-VT)²-(VGs-VT-Vps)²]设串联的两个MOS

晶体管的阈值电压V相同，且工作在线性

区，则其源漏电流分别为Ips₁=K₁[(VG-V-VT)²-(VG-V-VD)²]Ips₂=K₂[(VG-Vs-VT)²-(VG-V-VM)²]对于MOS

管来说，其线性区电流的表达式为Ips=K[2(VGs-V)Vps-VB²s]将电流表达式进行如下变换Ips=K[(VGs-VT)²+2(VGs-V)Vps-VB²s-(VGs-VT)²](1

)(2)第六章CMOS逻辑门电路6.3

MOS管的串并联特性

晶体管串联的情况又因为对于等效后的MOS晶体管来说，其电流表达式为Ips₁=Kef[(VG-Vs-VT)²+(VG-V-VD)²]

(5)对比式(4)和式(5),可得

6.3

MOS管的串并联特性晶体管串联的情况同理可推出N个管子串联使用时，

其等效增益因子为由于bs₁=1bs₂

,

因此由式(1)和式(2)可得第六章CMOS逻辑门电路将式(3)代入式(1)得(3)其总的源漏电流/bs为Ips=Ips₁+Ips₂=(K₁+K₂)[(VG-VT-Vs)²+(VG-VT-VD)²]对并联后的等效MOS

管，有Ips=Kef[(VG-V-Vs)²+(VG-VT-VD)²]对比可得Keff=K₁+K₂同理可推出N个管子并联使用时，其等效增益因子为先考虑阈值电压V相同、导

电因子分别为K1和K₂

的两个MOS

管并联的情况。设其等

效导电因子为Ketf6.3

MOS管的串并联特性

晶体管并联的情况第六章CMOS逻辑门电路例1、考虑右图所示的二输入与非门的情况，

设标准反相器nMOS管和pMOS管的导电因子

Kn=Kp,

对于逻辑门，设

Kn₁=Kn₂=Kn,

Kp₁=Kp₂=Kp,

为了保证最坏工作条件逻辑门的

驱动能力要与标准反相器的特性相同，

pMOS管和nMOS管的尺寸应如何选取?在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当，即在最坏的工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。6.3

MOS管的串并联特性

晶体管尺寸的设计第六章CMOS逻辑门电路6.3

MOS管的串并联特性

晶体管尺寸的设计考虑各种输入情况下上拉管和下拉管的等效导电因子，如下图所示。(a)

当A,B=1,1时，下拉管的等效导电因子Keffn=Kn/2。(b)

当A,B=0,0时，上拉管的等效导电因子

Keffp=2Kp。(c)当

A,B=1,0或0,1时，上拉管的等效导电因子Kettp=Kp。6.3

MOS管的串并联特性综合以上情况，在最坏的工作条件，即

(a)、

(c)时，应使Keffp=K'=KKeffn=K/2=K因为Kn=K故由于通常最终可得第六章

CMOS逻辑门电路晶体管尺寸的设计又由于可得例2、考虑相同参数条件下二输入或非门的晶体管尺寸设计，如左图所示考虑各种输入情况下上拉管和下拉管的等效导电因子，如图所示。(a)A,B=0,0

时，上拉管的等效导电因子Keffp=Kp/2。(b)A,B=1,1时，下拉管的等效导电因子Keffn=2Kn。(c)A,B=1,0或0,1时，下拉管的等效导电因子Keffn=Kn。6.3

MOS管的串并联特性

晶体管尺寸的设计第六章CMOS逻辑门电路(a)A,B=0,0

(b)A,B=1,1

(c)A,B=1,0

或0,1

6.3

MOS管的串并联特性综合以上情况，在最坏的工作条件，即

(a)、

(c)时，应使Keffin=K!=KKeffp=K'/2=K因为Kn=K第六章

CMOS逻辑门电路晶体管尺寸的设计由于通常最终可得又由于可得故6.4

CMOS静态逻辑门的功耗

功耗组成Vdd0静态功耗1.当输入信号为0时：

输出保持1不变，没有电荷转移2.当输入信号为VDD时：

输出保持0不变，没有电荷转移3.当输入信号从0->1(发生跳变)时：

输出从“1”转变为“0”,有电荷转移动态功耗第六章CMOS逻辑门电路在输入为0或1

(VDD)时，两个

MOS

管中总是一个截止一个导通

,因此没有从VDD到Vss的直流通

路，也没有电流流入栅极，因此

其静态电流和功耗几乎为0随着特征尺寸的减小，泄漏电流功耗变得不可忽视，减小泄漏电

流功耗是目前的研究热点之一。6.4

CMOS静态逻辑门的功耗

功耗组成：静态功耗对于深亚微米器件，存在泄漏电流leakageVopVour第六章

CMOS逻辑门电路VDDVop漏极扩散

结漏电流亚阈值

漏电流输入为

高电平输入为

低电平(b)

等效电路(a)

电路图○输出VINo一输出OVouTVo由少数载流子的扩散引起，类似双极晶体管折中V+降

低

，Isb增

大6.4

CMOS静态逻辑门的功耗亚阈值漏电流栅极(G)VG源极(S)

lD

漏极(D)功耗组成：静态功耗反向偏置二极管漏电流IDL=Js×AJs=10～100pA/μm²(25℃

、0.25μm

CMOS的Js

每9℃翻一倍!)第

六

章CMOS

逻辑门电路E-0540.4

0.6

0.8Gatevoltage(V)PlanarFinFETReduced但V-增加，速度减慢Chanelcurent(normalized)0.0000VD6.4

CMOS静态逻辑门的功耗1.

短路电流功耗：在输入从0到1或者从1到0

瞬变过程中，NMOS

管和PMOS

管都处于导通状态，此时存在一个窄的从VDD到Vss的电流脉冲，由此引起的功耗叫短路电流功耗。2.

瞬态功耗：在电路开关动作时，对输出端负载电容进行充放电引起的功耗。功耗组成：动态功耗Vop电容充放电电

流

。VoUT短路电

流VIn。假设交变电流i”的波形为三角形，

P

可近似为：Pdyn=E*f=CVDD²f动态(翻转)的能量和功耗：与驱动器件的电阻无关为减小功耗需要减小C,VDD

和f

(平均转换频率)

6.4

CMOS静态逻辑门的功耗

功耗组成：动态功耗短路电流功耗

瞬态功耗Vin每次翻转消耗的能量EVoutCLE=1/2CVDD²第六章CMOS逻辑门电路Vdd如何降低

PD?VDDPswitchingorIshort动态功耗PD■

短路电流功耗■

瞬态功耗(电容充放电功耗)PD=E*f=CLVDD²f·减小功耗需要减小C,VDD

和f最有效的方法?

VDD6.4

CMOS静态逻辑门的功耗

降低动态功耗集成电路的发展趋势之一：电源电压VoD越来越低!Pshort-ciruit-FFFF方案一：降低电源电压FF折中功耗减小

速度变慢多电源电压电路FF₂关键通路对于电路中的非关键通路采用较低的电源电压供电以减小功耗，

而对于关键通路则采用较高的电源电压供电以保证速度。6.4

CMOS静态逻辑门的功耗

降低动态功耗FFFFFFFFFFFF₁对于一个电路来说，在电路的某一时刻往往会存在

若干不必要的逻辑门的翻

转，即它们的翻转对电路的输出不做任何贡献。针

对具体的设计，通过采取一定的方法减小逻辑门的翻转次数是通过降低开关

活动性来降低动态功耗的

应

用

。设计电路时尽量减小电路的门数

以降低功耗，这种方法既可以降

低动态功耗，也可以降低静态功

耗

。6.4

CMOS静态逻辑门的功耗

降低动态功耗思维方法：多个技术指标的折中考虑第六章

CMOS逻辑门电路方案二：降低开关活动性方案三：减小实际电容当电路处于正常工作状态时，睡眠晶体管导通，工作时的电路速度

取决于逻辑电路中的低V晶体管；当电路处于待机工作状态时，睡

眠晶体管截止，此时的泄漏电流由高V的睡眠晶体管决定6.4

CMOS静态逻辑门的功耗

降低静态功耗亚阈值漏电

Isub=I₅e⁹(Vas-Yr-Vofse)/nkT](1-e(-qYos/KD)VpDVss高V晶体管

低V晶体管折中功耗减小速度变慢多阈值CMOS技术第六章CMOS逻辑门电路方案：提高阈值电压反向器的延迟

(a)电路

(b)输入从高电平跳变到低电平Vour=(1-e-¹/)VDDtpLH=(In2)T₁=(In2)RpCL≈0.69RpCLtpHL=(ln2)T₂=(ln2)RɴCL≈0.69RNCR灬、Rp为等效电阻

C

为负载电容6.5CMOS静态逻辑门的延迟

延迟时间的估算方法VIN=VDD(c)输入从低电平跳变到高电平VouT=e-¹/T₂VDD设输入为阶跃信号，则Vout上升(或下降)到0.5VDD时，对应第六章CMOS逻辑门电路6.5

CMOS静态逻辑门的延迟

延迟时间的估算方法Vop与非门的延迟A0—一般只关注(1)

一

个pMOS晶体管导通时，对应的tpH为0.69CRp。

最坏的情况(2)两个pMOS晶体管导通时，对应的tpLH为0.69C(Rp/2)。(3)

两个nMOS晶体管导通时，对应的tpHL为0.69C[(2Rn)。6.5

CMOS静态逻辑门的延迟

延迟时间的估算方法等效电阻的估算

负载电容的估算CG0.5

1

1.5

2

2.5VDs/mV当晶体管的Vos和VGs

为VDD时对应的电阻为R₀,则一般取晶体管的平均电阻为0.75R₀总负载电容自身电

容RoVDDo扇出电

容连线电

容第六章CMOS逻辑门电路CL=Cself

+Cwire+Cfanout260240220200180160120100602VoDA

u

/

s

o

I负载电容的估算CL=Cself

+Cwire+Cfanout自身电容

连线电容6.5

CMOS静态逻辑门的延迟扇出电容后级门的输入而引

起的本级门的电容与输出端相连的本级电

路电容：N管和P管的漏

端电容之和短线可忽略，长线需

考虑VDDCDBpVIN

VouTCDRn延迟时间的估算方法下面以常见的几种逻辑门为例来进行延迟时间的估算，下面的例子基于以下假设。(1)所有逻辑门的扇出数都为1,即后级负载所带的同类门数为1个。(2)忽略连线电容。(3)所有晶体管的栅长取最小尺寸，并设其为1μm。(4)pMOS

和nMOS

器件的工艺参数如下：单位沟道宽度的栅极电容为CGn,单位

沟道宽度的漏极扩散电容为CDn,Vos

均和VGs为

VoD时对应的单位沟道宽度电阻为R₀例3、如图所示的反相器，求输入信号VIn到输出信号VouT的

延迟时间，图6.32中所标尺寸为晶体管的栅宽，单位为

μm。6.5

CMOS静态逻辑门的延迟

延迟时间的估算方法第六章CMOS逻辑门电路例3、如图所示的反相器，求输入信号VIn到输出信号VouT的

延迟时间，图中所标尺寸为晶体管的栅宽，单位为

μm。式

中

，T₀为反相器自身电容导致的延迟时间(此处用时间常数表示),Cny为标准反

相器的栅极电容(设标准反相器中pMOS晶体管的尺寸为nMOS晶体管尺寸的2倍)。CL=(2+1)×CDn+(2+1)×CGn=3CDn+3CG,n因此其时间常数为T=0.75R₀CL=0.75×3CDnR₀+0.75×3CGnR₀=to+0.75CinyR₀Vop

VoD22VIN

VoUT6.5

CMOS静态逻辑门的延迟

延迟时间的估算方法第六章CMOS逻辑门电路VoU处的负载电容为例4、如图所示的与非门，求输入信号VI

到输出信号VouT的

延迟时间，图中所标尺寸为晶体管的栅宽，单位为

μm。2

2VIN。VoUT

22因此其时间常数为t=0.75×2×(R₀/2)CL=0.75×6CDnR₀+0.75×4CGnR₀=2t₀+(4/3)CinR₀6.5

CMOS静态逻辑门的延迟VoUT处的负载电容为CL=(2+2+2)×CDn+(2+2)×CGn=6CDn+4CGn第六章CMOS逻辑门电路延迟时间的估算方法2222VoUT处的负载电容为CL=(3/2+3/2+3/2)×CD.n+(3/2+3/2)×CGn=(9/2)CD.n+3CGn因此其时间常数为t=0.75×2×(3/2)C=0.75×(9/2)Cpn(4/3)R₀+0.75×3CGn(4/3)R₀=2to+0.75×(4/3)CinvR₀6.5CMOS静态逻辑门的延迟

延迟时间的估算方法Vop例5、如图所示的与非门，求输入信号V₁n到输出信号VouT的

延迟时间，图中所标尺寸为晶体管的栅宽，单位为

μm。Voo3VoUT第六章CMOS逻辑门电路3

c3

23

223VoD222VoUTVINVoUT226.5

CMOS静态逻辑门的延迟

延迟时间的估算方法反相器

与非门与非门CL=(9/2)CD.n+3CG.nT=2t₀+0.75×(4/3)CinyR₀输入电容相同电阻比反相器大4/3倍CL=6CDn+4CG,nT=2t₀+(4/3)CnR₀等效电阻相同电容比反相器大4/3倍CL=3CDn+3CG,nT=To+0.75CinyR₀第六章CMOS

逻辑门电路Vop3

23

2VIN。VouTVopVop3

2VIN3

C222222T=Tint+f·LE(0.75CnR₀)Tint为自身延迟时间反相器的int为t₀,n输入逻辑门为nt₀后级负载延迟时间：0.75CinvR₀

:FO=1

时，反相器的延迟时间

f:F

an

outLE:Logical

Effort

(逻辑因子)逻辑门逻辑因子输入信号为1个输入信号为2个输入信号为3个输入信号为4个输入信号为n个反相器1一一一一与非门一4/35/36/3(n+2)/3或非门一5/37/39/3(2n+1)/36.5

CMOS静态逻辑门的延迟

延迟时间的估算方法第六章

CMOS逻辑门电路6.5CMOS静态逻辑门的延迟

延迟时间的估算方法八输入与非门EDA设计工具根据所施加的约束不同，同样的逻辑功能综合出来的门级电路则不同(a)4/35/3(c)第六章CMOS逻辑门电路4/3(a)

(b)若

扇

出

数f=1:(b)(c)tpHL(a)

电路

(b)波形T=0.75R₀C=0.75R₀Cself

+0.75R₀CL=0.75×(3×1fF)×4kΩ+0.75×160fF×4kΩ≈500ps在电路设计时，经常会遇到带大电容负载的情况，如例6。

例6、如图所示，CD.n=1fF/μmCGn=1.5fF/μmRon=4kΩ/μmtpHL=0.69t≈345ps大电容负载下，信号延时很长6.5

CMOS静态逻辑门的延迟

缓冲器最优化设计Wp=2μmCL=160fFA

FWn=lμm第六章

CMOS逻辑门电路AF6.5

CMOS静态逻辑门的延迟

缓冲器最优化设计T=0.75RC

减小R增大自身C增加前级延时电路中有若干个类似反相器这样的单元，不能仅考虑本级的延迟，要在不影响其他电路延迟的基础上进行优

化

，就如个人和集体的关系!T=0.75×[(3fF+13.5fF)×4kΩ+(9fF+40.5fF)×4kΩ/3+(27fF+160fF)×4kΩ/9]≈161pstpHL=0.69t≈11lpsWp=2μm

Wp=6μm

Wp=18μmCL=160fFWₙ=lμm

Wₙ=3μm

Wₙ=9μm增加缓冲器可

以缩短延迟时

间6.5

CMOS静态逻辑门的延迟

缓冲器最优化设计在前面，缓冲器尺寸3倍3倍地成段增大，接下来改变缓冲器级数和尺寸，计算其延迟时间Wp=2μmWp=4μmWp=8μmWp=16μmWp=32μmCL=160fFW=lμm

Wₙ=2μm

W=4μm

Wₙ=8μm

Wₙ=16μm过多的缓冲器反而使延迟时间增大，也会带来额外的面积和功耗第六章CMOS逻辑门电路tpHL=0.69t=126ps6.6功耗和延迟的折中存在局限性，

不含时序信息,即无法表现出延迟式中，Pavg是门的平均功耗，t是门的平均传输延迟。只考虑门的主要功耗来源，可得到需要一种衡量标准功耗延迟积

(PowerDelayProduct,PDP)第六章CMOS逻辑门电路延迟功耗折中EDP=PDP·t前面已经得到了PDP的等式，下面给出t

的

估算表达式。因为所以因此定义另一种衡量标准，即用延迟乘以

PDP,叫能量延迟积

(Energy

DelayProduct,EDP)6.6功耗和延迟的折中第六章

CMOS逻辑门电路带入前式可得到可得输入信号可以从栅极、源极、漏极输入使用传输门构成传输门逻辑6.7传输门逻辑电路

基本的传输门第六章

CMOS逻辑门电路为了恢复全振幅，输出

端增加电荷保持电路。6.7传输门逻辑电路

基本的传输门第六章

CMOS逻辑门电路不能正确传输高电平NMOS

传输门基本的传输门CMOS

传输门Va↑oVA(a)

电路符号

(b)传输特性曲线6.7传输门逻辑电路高电平低电平都可

以正确传输但是电路规模增大CMOS

静态逻辑门中为

什么要用负逻辑?采用正逻辑会有什么问题第六章

CMOS逻辑门电路不能正确传输低电平PMOS

传输门6.7传输门逻辑电路

常见的传输门逻辑电路传输门逻辑电路举例第六章CMOS

逻辑门电路二

选

一

多

路

开

关

(CMOS

传

输

门

)四

选

一

多

路

开

关

(CMOS

传

输

门

)二

选

一

多

路

开

关

(nMOS

传

输

门

)6.7传输门逻辑电路传输门逻辑电路举例二

输

入

异

或

门

A0

B

O

001010100111(a)nMOS

传输门逻辑A001B010O0110第六章CMOS逻辑门电路常见的传输门逻辑电路二

输

入

同

或

门(b)CMOS传输门逻辑(b)CMOS

传输门逻辑(a)nMOS

传输门逻辑11BBAoF=ABBAoF=AB(a)

与/与非逻辑

(b)

或/或非逻辑特点一

：传输门逻辑电路由两个控制信号相反的传输门并联构成，

相同的电路结构，在输入信号不同时，可构成不同的逻辑功能。6.7传输门逻辑电路第六章

CMOS逻辑门电路○F=A④BoF=A④B常见的传输门逻辑电路传输门逻辑特点(c)

异或/同或逻辑AAAABAB0F=A+BF=A+BB

oBBC₁

Ci-1

Cn特点二：当传输门级联时，随着段数的增加，其传输延迟变大，需

要在传输门逻辑电路中插入反相器以提高其驱动能力，通常其级联

段数控制在4以内。6.7传输门逻辑电路利用Elmore近似公式可以求出节点的时间常数为D=C₁R₁+C₂(R₁+R₂)+..+C;(R₁+R₂+...+R)传输门逻辑特点将晶体管等效为电阻时第六章CMOS逻辑门电路常见的传输门逻辑电路C

b

af0

0

00

0

10

1

00

11

0

00

11

0011010016.7传输门逻辑电路基于BDD的自动逻辑生成(Binary

Decision

Digram)

f第六章CMOS逻辑门电路传输门逻辑电路设计方法ZAX

XB缩减规则2当1节点的所有传输

路径都归结到同一

个下一级节点时，这

个节点可以省略.缩减规则1当两个节点的传输

到下一级节点的传

输路径完全相同时，

两个节点可以缩减

为1个6.7传输门逻辑电路

传输门逻辑电路设计方法第六章

CMOS逻辑门电路XA2A1xCCBC

b

af0

00

0

100010106.7传输门逻辑电路

传输门逻辑电路设计方法第六章CMOS逻辑门电路C

Cbb↓bb

a

a

a

aa合并01aaa6.7传输门逻辑电路

传输门逻辑电路设计方法第六章CMOS逻辑门电路b

baa

abbbbCb0CCaaaaaaVdd

a传输变量X

bf传输变量Xb第六章

CMOS逻辑门电路bb↓b↓bba

aaab

a

aaVss6.7传输门逻辑电路映射MOS管Cbbab

a-CCX

支路到Vdd

X

支路到VssX

支路到VssX支路到Vddbaabaa传输门逻辑电路设计方法C0Ca

a6.7传输门逻辑电路

传输门逻辑电路设计方法练习：采用BDD

方法生成基于传输门的异或逻辑F=A④B。第六章

CMOS逻辑门电路ABO0000111011106.7传输门逻辑电路

传输门逻辑电路设计方法第六章

CMOS逻辑门电路举

例Oa5bbb1

06.7传输门逻辑电路

传输门逻辑电路设计方法b

b

b

b第六章

CMOS逻辑门电路举

例(续)1

0aBAbBaaaOa5bbb1

06.7传输门逻辑电路

传输门逻辑电路设计方法b

b

b

b第六章

CMOS逻辑门电路举

例(续)1

0aBAbBaaa时钟信号YopMCL动态逻辑电路输出高低电平时靠电容的电

荷保持机理维持高电平。M逻辑部分

求值管GND逻辑部分由输出低电平的NIMOS

网组成输出信号与电源之间插入了栅控制极为时钟信号的PMOS,NMOS

网与地之间插入了栅控制极为时钟信号的NMOS6.8动态逻辑电路

基本动态逻辑电路的工作原理第六章

CMOS逻辑门电路预充管nMOS网络6.8动态逻辑电路

基本动态逻辑电路的工作原理GNDGND2NORGND2NANDB-Mn

M。第六章CMOS逻辑门电路VopMCL典型CMOS

动态逻辑电路结构VooMpnMOS网络M.YopMF=A·B(a)

动态逻辑电路

(b)

预充电阶段的等效电路时钟脉冲为低电平时图(b):M

管

导

通

，M

管截止，输出为VDD时钟脉冲为高电平时图(a):Mp

管截止，M

管导通，输出为所定逻辑6.8动态逻辑电路

基本动态逻辑电路的工作原理第六章CMOS逻辑门电路VopMpCLnMOS网络Ma

MaGND

GND(a)

(b)p网CMOS

动态逻辑电路时钟脉冲为高电平时：Mp

管截止，M

管导通，输出为GND时钟脉冲为低电平时：Mp

管导通，M

管截止，输出为所定逻辑与n网CMOS

动态逻辑电路不同的是p网CMOS

动态逻辑电路中的预充管为Mn,取值管为M。pMOS

晶体管的导电能力

比nMOS

晶体管差，所以通常采用速度比较快的n网逻辑来实现动态逻辑电路6.8动态逻辑电路

基本动态逻辑电路的工作原理第六章CMOS逻辑门电路pMOS

网络VopMpso优

点YooM,LCM.GND2NOR

2NAND静态逻辑电路YopTP₁

TP₂B

o

CTP₂TN₂TN₁※节省面积，输入电容减半※只使用开关速度比较高速的NMOS,速度更

快，常用于高速电路※

静态功耗小，晶体管数目少，功耗比静态

逻辑电路更低6.8动态逻辑电路

CMOS动态逻辑电路的优缺点第六章CMOS逻辑门电路2NOR2NAND动态逻辑电路VopTN₂TN₁GNDTP₁VopM必在逻辑取值阶段，只允许一次放电必存在时间制约，对于单一时钟：在第1级反相器的输出逻辑被正确取值

之前，已被预充电至VDD的输出端会使下一级反相器的输出端发生放电6.8动态逻辑电路

CMOS不改进CMOS动态逻辑电路结构，是不能直接使用的第六章CMOS逻辑门电路动态逻辑电路的优缺点缺点一级一级跳变像多米①

诺骨牌!VoD↑取值0

预充电逻辑链长要求取值时间长，但太长存在漏电!第六章CMOS逻辑门电路6.8动态逻辑电路

多米诺逻辑6.8动态逻辑电路PFnMOS

逻辑网①φ—Co

=MnMOS逻

辑网M.第六章CMOS

逻辑门电路增

加

电

荷

保

持

电路!M

MpVaupVDDFCL多米诺逻辑Por0→0VIN

一VINSΦYounnMOS逻辑网nMOS逻辑网VINIVIN2VIN3VIN₆VIN7—Φ一

MM.在评估阶段：对PDN网只允许有0→

1跳变对

PUN网只允许有1→

0跳变6.8动态逻辑电路

多米诺逻辑—VDDnMOS逻辑网第六章

CMOS逻辑门电路省去了反相器!FnMOS逻辑网n-p型多米诺逻辑pMOS

逻辑网nMOS

网(Φ)

VDD树)下一级nMOS网(Φ)nMOS网

(Φ)6.8动态逻辑电路

多米诺逻辑第六章

CMOS

逻辑门电路n-p型多米诺逻辑pMOS网

(①)pMOS

逻辑网nMOS

逻辑网VDDφ(a)存在的问题及解决方法取值6.8动态逻辑电路解决方法：限制最小工作频率增加电荷保持电路第六章

CMOS逻辑门电路oVou0电荷泄露预充电(a)存在的问题及解决方法取值6.8动态逻辑电路解决方法：限制最小工作频率增加电荷保持电路第六章

CMOS逻辑门电路oVou0电荷共享预充电Mp

AC

Vss

VpDMA

CD

CcDMBv-[c+cPMn解决方法：增大Cc/CD的比值对中间节点也进行预充电或输出端设计电荷保持电路当MA导

通

，M

截止

时，电容Cp会共享电

容Cc的电荷导致输出

电

压

Vc从

VDD降至

[Cd(Cc+Cp)]VDD6.8动态逻辑电路存在的问题及解决方法Cc

MACDMBCBMn第六章CMOS逻辑门电路电荷共享①一MOUTB

一①CBD解决方法：增加输出负载降低时钟的变化速度存在的问题及解决方法变化速度过快的时钟

信号通过电容耦合到

输出上，使得输出信

号产生误差6.8动态逻辑电路时钟馈通VourV时钟馈通第六章

CMOS逻辑门电路t/s(b)解决方法：信号排序，越先到的信号输入越靠近地的MOS

管，提前将中间电位放电,减小体效应由于nMOS管B

、C

、

D的源极与地不直接

相连导致存在衬偏效

应，使得MOS管导通

速度不同，导致电路

速度变慢6.8动态逻辑电路

存在的问题及解决方法第六章CMOS逻辑门电路体效应C₁C₂C₃VDDADCBAYouTCL1.CMOS

静态逻辑门由互补的nMOS、pMOS

开关网络串联构成，晶体管数量为

输入信号数量的2倍。2.

在CMOS

静态逻辑门中，当逻辑关系式为“

与

”

时

，nMOS

晶体管串联，

pMOS

晶体管并联。当逻辑关系式为“或”时，nMOS

晶体管并联，pMOS

晶体管串

联。改变尺寸可调整逻辑阈值或速度。3.实现组合逻辑可以采用

CMOS

静态逻辑门、传输门逻辑电路和动态逻辑电路这三种结构。CMOS

静态逻辑门具有好的噪声容限、完善的自动化设计工具，因此是最

常用的一种通用型逻辑设计方式。但对于大扇入的复合逻辑门，会导致面积和性能的退化。传输门逻辑电路则在一些如多路选择器、以异或门为主的逻辑(如加法器)等

特定的电路中具有明显的优势。动态逻辑电路在实现高速电路方面具有优势，但具有电荷泄漏、电荷分配等效应，设计时需考虑。本章小结第六章

CMOS逻辑门电路移位累加乘法器并行阵列乘法器

乘法器保留进位乘法器树形乘法器CMOS逻辑功能部件多路开关超前进位加法器二进制译码器桶形移位器基本知识点

进阶知识点对数移位器镜像加法器算术逻辑单元传输门加法器曼彻斯特进位链加法器下一章节知识导图复习先修知识点，预习基础知识点基本逻辑门布尔代数运算互补静态CMOS全加器行波进位全加器拓展知识点先修知识点一位全加器移位器CMOS

数字集成电路原理与分析第七章

CMOS

逻辑功能部件第六章内容概述1.

静态功耗：栅极漏电流、漏极反偏pn结漏电流及亚阈值电流引起。

IIeak=Igate+Isub+Ipm

采用多阈值，降低电源电压2.动态功耗：短路电流和瞬态电路。Pot=P+Pdp降低电源电压，减小工作频率=(CLVB+VpD'max's)f逻

辑

门逻辑因子输入信号为1个e输入信号为2个↵输入信号为3个↵输入信号为4个输入信号为n个反相器↵1↵一↵一↵一↵一↵与非门↵—↵4/3↵5/3↵6/3↵(n+2)/3↵或非门e—↵5/3↵7/3↵9/3↵(2n+1)/3↵调整逻辑关系式，使得输出为负逻辑逻辑关系为与时，

nMOS

串联、nMOS

并联

逻辑关系为或时，

nMOS并联、pMOS串联

改变尺寸可调整输入阈值或速度A。F=A+Bo=A+B上拉网最坏情况导电因子相等上拉网最坏情况导电因子CMOS静态组合逻辑设计准则晶体管串并联的导电因子CMOS

静态逻辑门的延迟CMOS

静态逻辑的功耗晶体管尺寸设计传输门逻辑：同或、异或及选择器T=nT₀+f·LE·Tiny=nt₀+f·LE·Tc

R动态逻辑电路：高速电路(a)与/与非逻辑

(b)或/或非逻辑

(c)异或/同或逻辑GND(e)逻轴取值阶段的等效电路GNI)(a)

动态逻辑电路串联并联(b)预充电阶段的等效电路π

BC=A·B多路开关要点内容

二进制译码器要点内容

二进制加法器和进位链要点内容

算数逻辑单元和移位器乘法器第7章

CMOS

逻辑功能部件K₀K₁Y00Do01D₁10D₂11D₃多路开关也叫数据选择器或多路选择器，它可以在控制信号的作用下从多个数据通道中选择某一路到输出端。7.1多路开关第7章

CMOS

逻辑功能部件晶体管级怎么实现?Y=K₀K₁D₀+K₀K₁D₁+K₀K₁D₂+K₀K₁D₃1bit多路开关OYy4个3输入与门、1个4输入或非门、1个反相器构成K₀

、K₁

取反需要两个反相器，共46个晶体管从集成电路的角度，还应

该要完成哪些设计呢?MOS

晶体管的具体尺寸上拉网和下拉网的最坏情况4个p管串联，3个n管串联K

。/4=K/3Wo=(4μ。/3μp)W分析速度，功耗

版图买，oK₁

◎K,oK₁

◎K,oKoD₂o取反需要两个反相器

共34个晶体管1.基于逻辑门的电路实现

2.CMOS

组合逻辑规则构建的晶体管级的电路实现7.1多路开关R。○KoK

。○K,◎KoK₀

、K₁第7章CMOS

逻辑功能部件Y=K₀K₁D₀+K₀K₁D₁+K₀K₁D₂+K₀K₁D₃1bit多路开关DyK₀K₁Y00D₀01D₁10D₂11D₃7.1多路开关3.基于传输门逻辑的多路开关K₀在实际应用中，多路开关多采用传输门逻辑实现D₀

D₂D₃D₀D₁(a)

基于二叉判定图的电路拓扑结构(b)电路图K,

K₁

K₁K₁K₁K₁K₁1bit多

路

开

关YK₀o结构简单、速度功耗具有优势第7章CMOS

逻辑功能部件K₁D₂

D₃YK₀K₀oD₀[3:0]D₁[3:0]D₂[3:0]D₃[3:0]K0,1K₁K₀Y[3:0]00D₀[3:0]01D₁[3:0]10D₂[3:0]11D₃[3:0]K。K₁Y[3:0]K。7.1多路开关Y[3:0]D₀[3:0]D₁[3:0]D₂[3:0]多路数据选择D₃[3:0]7.1多路开关温度传感器湿度传感器压力传感器2026/1/18多路数据选择应用实例293

℃UARTSPII2CGPIO多路数据选择数据信号地址译码器第7章CMOS

逻辑功能部件MUX

INO-IN3oUT

MCU输入(3bit)输出(8bit)A₀A₁A₂Y₀Y₁Y₂Y₃Y₄Y₅Y₆Y₇0001000000000101000000010001000000110001000010000001000101000001001100000001011100000001二进制译码器是实现代码转换的

核心组件，它能够将二进制码“翻

译”成对应的输出信号，被广泛应

用于计算机、通信系统等领域。Y₀=A₀A₁A₂Y₄=A₀A₁A₂Y₁=A₀A₁A₂Y₅=A₀A₁A₂Y₂=A₀AA₂Y₆=A₀A₁A₂Y₃=A₀A₁A₂Y₇=A₀A₁A₂7.2二进制译码器第7章CMOS

逻辑功能部件3-8译码器D-Y,D—Y₃D-xD

-Y₃A₂A₁A₀二进制译码器在实际应用中发挥着重要作用。在计算机的存储器系统中，二进制译码器用于选

择存储单元，根据地址信号可准确找到对应的存

储单元并进行数据读/写；在数字显示系统中，二

进制译码器将二进制码转换为可驱动数码管显示

的信号，以实现数字的直观显示。Y₀=A₀A₁A₂Y₄=A₀A₁A₂Y₁=A₀AA₂

Y₂=A₀AA₂Y₆=A₀A₁A₂Y₃=A₀A₁A₂Y₇=A₀A₁A₂7.2二进制译码器第7章CMOS

逻辑功能部件7.3二进制加法器和进位链An-1Bn-1Cg(m-2)

Coo二进制加法的基础运算单元二进制加法S=A田BS=ABC₁+ABC;+ABC;+ABC;C

。=AB+AC;+BC;A

BC₁-

FA

CS二进制全加运算输入信号

输出信号

A

B

C

S

C。0

0

0

00

00

1

1

0

0

10

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

11

1

0

0

1

1

1

1

1

1输入信号输出信号ABSC。00000110101011012个加数及进位信号相加

产生和值和进位输出全加(Full

Adder,FA)2个加数相加产生和值和进位输出半加(Half

Adder,HA)第7章CMOS

逻辑功能部件二进制半加运算是否有共用电路?C。和值S计算电路

进位计算电路第7章

CMOS

逻辑功能部件3二进制加法器和进位链S=ABC;+ABC;+ABC;+ABC;C

。=AB+AC;+BC;VDDVoo一位全加器电路设计C。S和值计算与进位计算模块的输入相同A

BFull

adderC1.

互补静态CMOS全加器S=ABCi+ABC;+ABCi+ABC;C

。=AB+AC;+BC;S=ABC+Co(A+B+C)Ao“和值”计算中包含与“进位产生”计算“进位产生”共享依据静态CMOS组合逻辑设计规则1bit

晶体管级全加器电路7.3二进制加法器和进位链

一位全加器电路设计VooYo

连接C₁

(关键路径)的管子尽量靠近输出端第7章CMOS

逻辑功能部件Bo.共用全加器Ao进位计算0B0S和值计算一位全加器电路设计上拉网优化后全加器(镜像全加器)YooVYoDYo第7章CMOS

逻辑功能部件C₁(a)

串并联等效电路VopBB(b)

上拉网络等效电路7.3二进制加法器和进位链2.镜像CMOS

全加器VooYooBVooC₀0001011工进位产生信号进位传输信号

进位取消信号A

B0

00

00

工0

工工0工01

11工G=ABP=A④BD=AB一位全加器电路设计—OS7.3二进制加法器和进位链3.传输门加法器S(G,P)=P④C;PCi010011→→CC₀(G,P)=G+PC;第7章CMOS

逻辑功能部件S010100工一位全加器电路设计VopOS和产生VoD进位产生P

o—C;oCoA建立信号VDDA

ABoYop7.3二进制加法器和进位链第7章CMOS

逻辑功能部件传输门加法器晶体管级电路CoC;B

PAP

oA1

A

Ol

d

OVDDMC:o—MaM₂4.曼彻斯特进位链加法器P

为

1

,G

和D

均为0,C

被传输至C。G有效时，M导通

，M

截止，进位输出信号被上拉为逻辑1。D

有效时，M截止

，M

导通，进位输出信号被下拉为逻辑0。7.3二进制加法器和进位链第7章CMOS

逻辑功能部件(a)

静态方法

(b)

动态方法一

位全加器电路设计Do—VDD①MMd

oGd

o第7章CMOS

逻辑功能部件结

论

：1.逐位进位加法器的传播延时与n成线性关系2.优化逐位进位加法器的全加器单元时，优

化“

进位延时

”

比

“

和延时

”

重要

。A;B₋1FACoun-2)

Cocn-1)S.7.3二进制加法器和进位链多位加法器电路设计tadder=(n-1)tcarry+tsum1.

行波进位加法器A₀B₀HAC₀lFACaB₁S₀S₁输入信号进位输出ABCC。C。000010

010101001011101

00011

0

1101

10101

1

110输入信号和值输出ABCSS0000100110010100110110010101011100111110和值计算模块SS4

BFAC.7.3二进制加法器和进位链C

。=AB+C(A+B)Co=AB+C(A+B)S(A,B,C;)=S(A,B,C;)

C。(A,B,C;)=C。(A,B,C)S=A

田B④CS=A④B

田C进位计算模块全加器FA第7章CMOS

逻辑功能部件AOBoC多位加法器电路设计C。AOBO—CS采用正负补偿型行波进位结构，

nbit加法器的进位延迟减少了n-1个反相器的延迟。S.

S₁

S,

S₁行波进位加法器优化目标：使进位通路延迟最小7.3二进制加法器和进位链奇数单元偶数单元奇数单元AoB₀

A₁B₁

A²B₂利用加法器的反相特性消除进位链上的反相器正负补偿型行波进位4位加法器多位加法器电路设计C.Ao

BoCo-C。和值计算模块偶数单元A₃

B₃进

位

计算模块全加器进位计算模块全加器×和

值计算模块CA°B—C。AO—BO—CHAC2

FAAOBo

CoCaCosFAFA7.3二进制加法器和进位链进位输出信号由动态曼彻斯特进位电路产生和值输出信号由传输门加法器产生第7章

CMOS逻辑功能部件多位加法器电路设计G=ABP=A田

B2.四位曼彻斯特进位链加法器3.进位旁路加法器P₀

G₀P

G₁P₂G₂

P₃

G₃C

FA

Ca

FA

C.FA

Ca

FA

Ca(a)逐位进位4位加法器的进位传输路径进位传输信号P

、

进位产生信号G

以及进位输

入信号Ck

来生成对应各位的进位输出信号进位链传输最坏情况：

P₀P₁P₂P₃=1,

进位输入信

号

Co=1,

该信号会沿着整个加法器链完成传输P₁

G₁

P₂

G₂

P₃G₃CoFA

C

FA

C

FA(b)

进位旁路加法器的进位传输路径7.3二进制加法器和进位链多位加法器电路设计S(G,P)=P④C;C

。(G,P)=G+PC;将

P₀

P₁

P₂

P₃作为多路开关的控制信号，当其值为1时，进位输入信号Co通过旁路开关送至进位输出信号C

。3,改善最坏情况时的进位信号传输延迟。第7章

CMOS

逻辑功能部件P

。

G₀C

FAG=ABP=A田

BD=AB多路开关P₀P₁P₂P₃多位加法器电路设计54行波进位加法器进位旁路加法器6

4～84~8位以内，采用行波进位加法器

超过4~8位，采用进位旁路加法器ladde=tsetup+mtcary+(n/m-1)tbypass+(m-1)tcay+sumtsetup:进位产生信号和进位传输信号所需要的固定时间cary:

一位进位输出信号的延迟bypass:通过一级旁路多路开关的传输延迟tsum:

产生最后一级“和”所需要的延迟7.3二进制加法器和进位链n位进位旁路加法器结构4～7位建立信号'bypass进位传输第7章CMOS

逻辑功能部件m位n/m个等长的旁路级

每一级含m位0～3位建立信号进位传输8～11位建立信号进位传输12～15位建立信号进位传输Sum