CMOS数字集成电路原理与分析 课件 第1-5章 集成电路概论 -CMOS反相器

CMOS

数字集成电路原理与分析第一章

集成电路概论1

半导体集成电路的基本概念2

集成电路的分类3

数字集成电路基础4数字集成电路的发展与应用第一章集成电路概述国内相关产业现状6

课程学习内容5集成电路的定义要点内容

集成电路的贡献要点内容

集成电路从哪里来

要点内容

集成电路关键知识点相关基本概念1.1半导体集成电路的基本概念第一章集成电路概述1.1半导体集成电路的基本概念第一章集成电路概述BYes

or

No判断依据是什么?Yes

or

NoYes

or

No集成电路的定义CA1.1半导体集成电路的基本概念将电子元器件按照一定的要

求连接起来，完成一定的功能将所有元器件和连线做在同

一个基板上，组成系统第一章集成电路概述集成电路的定义1.1半导体集成电路的基本概念

集成电路的定义Integrated

Circuit,缩写IC通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻。电容等无源器件，按照一定的电路互连，“集成”在同一块半导体单晶片(

如硅或砷化镓)上，封装在一个外壳内，执行特定电路或系统功能裸片

引线

封装系统第一章集成电路概述分立元件锡点焊接同一系统中器件参数误差不同器件匹配性差虚焊、焊点空洞单器件物理尺寸大(毫米级)

焊点物理尺寸减小有限(毫米级)体积大、集成度低、可靠性低、功耗高、成本高电子设备的微型化发展受限1.1半导体集成电路的基本概念分立元器件构成的电路系统第一章集成电路概述集成电路的贡献1.1半导体集成电路的基本概念

集成电路的贡献半导体集成电路在同一块半导体材料上，采用相同的制备工艺，制做电路中所有晶体管、电阻、电容等器件，通过通孔和金

属布线实现器件连接，再经过封装将信号引出。复杂系统的单片集成成为可能体积小、集成度高、可靠性高、功耗低、成本低极板一下层极板一上层SiO₂场区氧化同一系统中器件制备工艺相同匹配性好器件尺度不断缩小(微、纳米级)第一章集成电路概述多层连线(3-20余层)通孔(微、纳米级)金属线极板二1.1半导体集成电路的基本概念集成电路的贡献IC无处不在，彻底渗入并改变了人类生活方式交通运输家用电器航空航天舰艇火箭现代信息技术发展的基石持续革新不断拓展着人类的技术边界第一章集成电路概述※没有沙子就没有家用电脑

,手机，高清电视，程控

交换机，移动通讯，没有现代电子工业。※沙子一二氧化硅(SiO2)※硅占整个地球总重量(质

量

)的

2

5

%,仅次于氧。纯净的二氧化硅叫石英

,水晶是一种无色透明的

大型石英结晶体矿物。当

二氧化硅结晶完美时就是水晶。水晶项链或手链。

1.1半导体集成电路的基本概念

集成电路从哪儿来第一章集成电路概述※

英特尔一位技术总裁曾

说：英特尔的芯片仅用两种原料：沙子和脑子。※员工有了富于创造力的

“脑子”,才能让普通

的“沙子”为用户创造

出独特的价值。1.1半导体集成电路的基本概念

集成电路从哪儿来第一章集成电路概述1.1半导体集成电路的基本概念

集成电路从哪儿来第一章集成电路概述从沙子到CPU1.1半导体集成电路的基本概念

集成电路关键知识点构成电路的所有元器件是在同一块半导体材料上制作的采用什么器算法

实现什么功能?电路用何种电路?件结构?器件材料器件结构在材料上如何实现?工艺如何验证芯片功能?

测试

集成仿真设计何种材料能够实现不同的器件?如何保证电路功能的正确性?如何将电路转化到半导体材料上?1.1半导体集成电路的基本概念集成电路技术关联半导体材料结构特性半导体

半导体材料物理特性

半导体器件结构

半导体材料化学特性半导体器件制作工艺半导体器件隔离技术集

成互连技术封装技术数学、物理算法电路系统概念电

路电路设计技术电路测试与可靠性集成电路关键知识点半导体集成电路在同一个半导体材料上制作各种器件将各种器件互连构成系统，执行相关运算第一章集成电路概述1.

芯片形状尺寸形

状：

一般为正方形或矩形diesize

:

几平方毫米到几百平方毫米。1.1半导体集成电路的基本概念第一章集成电路概述相关基本概念芯片(die)封装后1.1半导体集成电路的基本概念2.

晶圆尺寸晶圆尺寸(Wafer

Size)晶圆尺寸增大

芯片产能提升+固定成本分摊

单芯片成本降低支撑先进制程商业化+适配大规模量产推动芯片性能迭代与应用普及12英寸产线相比传统的8英寸产线，单晶

圆有效芯片产出量提升了2.5倍，单位晶体

管成本下降40%相关基本概念4英寸、6英寸、8英寸、12英寸第一章集成电路概述特征尺寸的微缩遵循摩尔定律，其驱动着晶体管密度指数增长(从28nm

到5nm

工艺，密度提升了10倍)

,工作电压降至0.7V

以下，动态功耗下降两个数量级；寄生电容的减少使开关速度提升了3倍以上。当前

的主流工艺节点已进入5

nm时代，台积电3

nm工艺采用GAAFET

晶体管结构。反映了集成电路版图图形的精细程度，特征尺寸的减少主要取决于光刻技术的改进(光刻最小特征尺寸与曝光所用波长)。1.1半导体集成电路的基本概念

相关基本概念集成电路器件中最细线条的宽度，对MOS

器件常指栅极所决定的沟道几何长度，是一条工艺线中能加工的最小尺寸。第

一章集成电路概述3.特征尺寸4.

集成度

集成度是表征芯片功能复杂度的关键指标，以晶体管数量为量化标准。In

tel4004世界第一块器时

间

2017年

2021年

2022年

2023年2025年第一章集成电路概述1.1半导体集成电路的基本概念工艺晶体管10μm2250个19711.5μm134.000个19821-0.8μm120万个19890.6-0.35μm550万个199565nm1

.51亿个

200622nm18

.6亿个

2013工艺

三星10nm

FinFET

晶体管数量

30亿个>19651970197519801985199019952000200520102015台积电4nmN4P2080亿个台

积

电

4nm

N4153亿个台

积

电

4nm

N₄800亿个相关基本概念AMD

5nm

工

艺

1530亿个英伟达

H100

GPU联发科天玑900AMD

MI300x

Blackwell

B200GPU高通骁龙835CPU型号发布时间工艺工作频率功耗酷睿i7-6700K2015年14nm基频4G睿频4.2GHz91W酷睿i7-7700K2017年14nm基频4.2G睿频4.5GHz91W酷睿i7-1165G72020年10nm基频2.8G睿频4.7GHz28W酷睿i5-12600K2022年10nm基频2.8G睿频4.9GHz65W酷睿Ultra

7265F2024年3nm基频2.4G睿频5.2GHz65W酷睿i9-14900KS2024年10nm基频3.6G睿频6.2GHz150W1202000

3600100103Clock

Rate20075.36610025Power29.1204.9

10.13.305.

工作频率

半导体集成电路的工作频率反映了晶体管开关速率的动态性能指标，直接决定了芯片的运算

速度。提升工作频率可显著增强系统的实时处理能力，如英特尔14代酷睿处理器的6.2GHz高频运算使指令周期缩短至160ps,

单位时间处理指令数提升4个数量级，这直接提高了计算

密集型任务的实时处理能力。1.1半导体集成电路的基本概念第一章集成电路概述相关基本概念Pro(1997(Pentium

4WillametteClockRate(MHz(Pentium

4Prescott804861989(12.5

10Kentsfield806040Power

Wats)Core

2(1982)(1985)(1993)(2001)(2004)(2007(8028680386PentiumPentium10000-1000-1626674.195模拟数字超大规模双极匆MOS全定制1.按电路处理信号的方式分类2.按器件的类型或实现工艺分类3.按电路规模分类4.按结构形式和实现方法分类5.按电路用途分类6.按设计方法分类1.2集成电路的分类第一章集成电路概述数模混合集成电路输入与输出量为连续变化的模拟量模拟集成电路输入与输出量均为二进制的数字，不是高电平，既是低电平，在数字电路中表现为“0”,“1”。数字集成电路1.2集成电路的分类第一章集成电路概述1.

按电路处理信号的方式分类E

—

n+

n

·CB电子n空穴参与导电的载流子既有空穴又有电子，称为双级型BipolarJunctionTransistorBJT

型1.2集成电路的分类参与导电的载流子只有空穴或电子，称为单级型MOSTransistorMOS型GpBi-CMOS2.

按器件的类型或实现工艺分类G空穴nDn+Sp+Dp+3.按电路规模分类◆

小规模集成电路(SmallScaleIC,SSI)◆中规模集成电路(Medium

Scale

IC,MSI)◆

大规模集成电路(LargeScaleIC,LSI)◆

超大规模集成电路(VeryLargeScaleIC,VLSI)◆

特大规模集成电路(UltraLargeScaleIC,ULSI)◆

巨大规模集成电路(GiganticScaleIC,GSI

)1.2集成电路的分类第一章集成电路概述类别数字集成电路(等效门数)模拟集成电路(晶体管数目)MOS集成电路双极型集成电路发展阶段SSI<10²1001966年以前<30MSI10²~10³100～5001966

—

1969年30～100LSI10³~105500～20001970

—

1977年100～300VLSI10⁶~107>20001978

—

1987年>300ULSI10⁷~10⁹一1988

—

1993年一GSI>10⁹一1994年以后一1.2集成电路的分类划分集成电路规模的标准第一章集成电路概述4.

结构形式和实现方法分类薄膜集成电路由金属和金属合金薄膜

以及半导体薄膜制成元

器件，布线连接构成的

集成电路1.2集成电路的分类半导体集成电路半导体单晶为基片，将

构成电路的各元器件制作于同一基片上，布线连接构成的集成电路混合集成电路由半导体集成电路，膜集成电路和分离元件中至少两种构成的集成电路5.

按电路用途分类专用集成电路针对某一电路系统的要

求而专门设计制造的；具有特定电路功能，通常市场上买不到的ASIC例如：◆通信卫星芯片◆图像处理芯片◆微处理器间的接口芯片1.2集成电路的分类ASIC(Application

Specific

Integrated

Circuits)

GPIC(General-PurposeIntegrated

Circuit)通

用集成电路市场上能买到的具有

通用功能的集成电路GPIC例如：◆74系列4000◆Memory

芯片◆CPU芯片等1.2集成电路的分类6.

按设计方法分类全定制

(FullCustom)IC:硅片没有经过加工，其各掩膜层都要按特定电路的要求进行专门设计半定制(Semi-Custom)IC:

全部逻辑单元是预先设计好的，可以从单元库中调用所需单元来掩膜图形(标准单元方法和门阵列),可使用相应的EDA

软件，自动布局布线。可

编

程

(Programmable)IC:

全部逻辑单元都已预先制成，不需要任何掩膜，利用开发工具对器件进行编程，以实现特定的逻辑功能.分为可编程逻辑器件和现场可编程逻辑器件如果A代表全定制设计，

B代表半定制设计，

C代表可编程设计请回答：1、三种设计方法中，哪一个设计出来的芯片性能最好?2、三种设计方法中，哪一种方法设计周期最短?3、三种设计方法中，哪一种方法设计方法能够兼顾成本和性能?第一章集成电路概述一个闭合状态为“0”的开关可以实现反相运算；两个闭合状态为“1”的开关通

过不同连接方式可以实现与和或运算。可以推断，利用更多的开关组合，就可以

实现更加复杂的逻辑运算。1.3数字集成电路基础电路如何实现?◆当两个开关串联时，只有两个开关同时闭合，灯才会亮。开关状

态为“00,01,10”时，灯的状

态为“0”,开关状态为“11”

时，灯的状态为“1”◆当两个开关并联时，只要两个开关有一个闭合，灯就会亮。开关

状态为“01,10,11”时，灯的

状态为“1”,开关状态为两个开关串联，

可以实现与运算两个开关并联，

可以实现或运算◆当开关闭合时，灯亮。开关关断

时，灯灭。也就是开关状态为“0”,灯的状态为“1”,开关

状态为“O”,

灯的状态为“1”假设：开关闭合为状态”0”,断开”1”,灯亮为”1”,灯灭为”0”第一章集成电路概述VmVm2Vm000010100111VmLVm2Vou000011101111假设：开关闭合为状态”1”,断开”0”,灯亮为”1”,灯灭为”0”用一个开关可以

实现反相运算1.3.1基于开关的基本数字逻辑门VmVo0110(a)一个开关控制灯的亮灭,灯的状态为“0”(b)2输入与门反相器的逻辑真值表或门的逻辑真值表与门的逻辑真值表(a)

反相器Vou=VmlVim₂Vou=VmVm₂Vou=Vm一

个闭合状态为“0”的开关可以实现反相运算；两个闭合状态为“1”的开关通过串联和并联两种连接方式可以实现与和或运算。可以推断，利用更多的开关组合，就可以实现更加复杂的逻辑运算。数字集成电路的本质，就是以可以用高低电平控制的开关为基本，通过开关组合实现以布尔代数为基本的逻辑运算。“0”“0”1.3数字集成电路基础nMOS晶体管

pMOS晶体管1.3.1

基于开关的基本数字逻辑门输入/输出设备

数据存储器数据通路加法运算

单元1.3数字集成电路基础1.3.2

数字集成电路的功能控制电路时钟尺寸：30.48米，宽6米，高2.4米，占地面积约170平方米；重量：30英吨耗电：耗电量150千瓦造价：48万美元。速度：每秒5000次加法或400次乘法包含17,468个真空管(电子管)7,200个晶体二极管，1,500

个中转，70,000个电阻器，10,000个电容器，1500个继电器，6000多个开关平均无故障运行时间：7min这样的计算机能够进入办公室、车间、连队

和家庭?当时有的科学家认为全世界只要4

台ENIAC世界普及1.4数字集成电路的发展与应用

1.4.1

数字集成电路的发展ENIAC

-The

first

electronic

computer(1946)

美国宾夕法尼亚大学第一章集成电路概述GlassenvelopePlate

(anode)Plate

(anode)Filament

(cathode)

Filament

(cathode)1.4数字集成电路的发展与应用

1.4.1

数字集成电路的发展第一章集成电路概述电子存储器Glassenvelope1.4数字集成电路的发展与应用

1.4.1

数字集成电路的发展肖克莱(1910

—

1989)获得1956年Nobel物理奖第一个晶体管(1947年12月23日)第一章集成电路概述巴丁(1908—1991)

布拉顿(1902-1987)贝尔实验室NPN

Ge晶体管现代电子工业的基础1.4数字集成电路的发展与应用

1.4.1

数字集成电路的发展杰克·

基尔比(1923

-

2005)获得2000年Nobel物理奖第一章集成电路概述第一个集成电路1958年9月TI公司1.4数字集成电路的发展与应用

1.4.1

数字集成电路的发展平面集成电路的发明罗伯特

·诺伊斯在单片硅上成功研制了第一个基于掩膜照相技术的平面工艺集成电路。USPatent:2,981,877(1959.7)

罗伯特·诺伊斯(1927-1990)第一章集成电路概述◆1947年，

巴丁、肖克来、布拉顿，NPN

Ge晶体管现代电子工业的基础◆1958年，

杰克

·基尔比，在Ge

晶片上集成12个晶体管，开创了世界微电子学的历史◆1959年，仙童公司，平面工艺，集成电路概念得以实现了，推进微电子发展◆1962年，弗兰克.威纳尔斯和C.T.Sah

,CMOS

技术，现在集成电路产业中占98以上%

◆1967年，Kahng、S.Sze,

非挥发存储器现在半导体存储技术的核心◆1968年，Dennard,DRAM

(动态随机存储器)◆1971年，

Intel公司，微处理器-计算机的心脏，推进PC

平民化、普及化1

.4数字集成电路的发展与应用70年代初，微电子技术开启高速发展模式微电子发展史上的几个里程碑第一章集成电路概述1.4.1

数字集成电路的发展初始版本(1965年):集成电路

上可容纳的晶体管数量，每12个

月将翻一番；Garden

Moore

修正版本(1975年):摩尔根据技术演进速度调整为每24个月翻

一番(后续行业普遍简化为“每18-24个月翻一番”);延伸推论：晶体管集成度翻倍的

同时，单位晶体管成本降低约50%,芯片性能(如运算速度)

提升约一倍，且功耗密度(单位

面积功耗)保持相对稳定。1.4数字集成电路的发展与应用本质是半导体工艺进步与规模效应的协同作用ElectronicS(1965.4.19)第一章集成电路概述摩尔定律1.4.1

数字集成电路的发展INTEGRATEDFUNCTION1972197319741975196219631964COMPONETSPERTHENUMBEROF1959196019661967196919707oG,OF196119711.4数字集成电路的发展与应用IC工艺节点的发展第一章集成电路概述1.4.1

数字集成电路的发展1.4数字集成电路的发展与应用1.4.1

数字集成电路的发展1971

200620119651970197519800tntel

腾

intel17-98oxmm²/晶体管(相对刻度)二1.4数字集成电路的发展与应用

1.4.1

数字集成电路的发展第一章集成电路概述美元/晶体管(相对刻度)美元/mm²(相对刻度)90nm65nm45nm32nm22nm90nm65nm45nm32nm22nm32nm22nm14nm10nm90nm65nm45nm

m10n14nm

m10n14nm130nm130nm130nm7nm7nm7nm未来方案可能随时更改广泛的研究，让摩尔定律继续向前1.4数字集成电路的发展与应用科技推动创新45

nm

32

nm22

nm

14nm

10

nm5nm3nm高k

金属棚极投产中

前沿技术第一章集成电路概述材料合成EUV图案成形IⅢ-V晶体管2D

材料1.4.1

数字集成电路的发展纳米线品体管传感器，无源器件人生

物

芯

片与人和环境互动非数字内容的系统级封装(SIP)65nm信息处理45nm合在：更系统级封装

(SOC)22nm超

越CMOS

器

件1.4数字集成电路的发展与应用1.4.1

数字集成电路的发展超越摩尔定律多核结构等不单纯追求尺寸缩小的"等效缩小”两个方面，其发展总体目标都是为了使Moore

定律得以继续。而"MorethanMoore”则是追求集成系统的多样性，其总

体目标是将更多的数字和非数字功能模块集成到系统中。展其中"More

Moore"即为继续按照进一步缩小的方向发展，该发展方向包括在空间尺度上继续缩小、并提高集成度的"几何缩小"和3维集成伴随着

CMOS集成电路特征尺寸越来越小，并逐渐逼近物理极限，未来集成电路技术的发展将沿着按比例缩小(More

Moore)和功能的多样化(MorethanMoore)的两个方向发第一章集成电路概述摩尔定律及更多传统的OTRC

模

型按比例缩小(延续摩尔定律)功能多样化(超越麻尔定律)基础CMOS器件:CPU，存储器，逻辑电路130m

90nm数字内容模拟/RF(2.汽车电子领域处理器、控制、传感器、图像处理、通信模块、智能感知等芯片1.智能手机和移动设备处理器、存储器、人脸识别、图像处理、通信、显示驱动等芯片8.人工智能TPU、NPU、

光子芯片等数字集成电路的应用领域7.物联网信号采集、处理器、数据传输、通信模块、等芯片1.4.2数字集成电路的应用3.通信设备处理器、信号处理、数据传输、通信模块、射频前端等芯片4.消费电子处理器、信号处理、数据

传输、通信模块、射频前

端、图像处理、传感器等

芯

片5.航空航天抗辐射处理器、控制、探

测器、无线数据传输、传

感器等芯片6.工业自动化处理器、信号处理、数据传输、、机械控制、传感器等芯片1.4数字集成电路的发展与应用第一章集成电路概述1.4数字集成电路的发展与应用

1.4.2数字集成电路的应用10T1T

loT1Person→

Many

Devices1k195019601970

19801990

20202030应用前景巨大!PC1Person→

1DeviceMainframesMany

People→

1Device第一章集成电路概述AIManyPeople→

MoreDevice1G1MInstalledBase40%

数据来源：WSTS,2024

为预测值35%30%25%20%15%10%5%0%6000500030.0%400020.0%300010.0%2018212000-10.0%20.0%2020年

2025年E68.5%各区域AI算力占比

2025年8月35814.5%9.4%6.1%1.2%美国一

Americas

Europe2009年市场规模全球第一，2024年美国反超人工智能相关芯片已经成为集成电路的重要市场1.5国内相关产业现状产业整体规模与全球地位第一章集成电路概述2019-2025年我国集成电路产量及同比增速变化情况2003-2024年全球主要区域半导体市场规模变化产量持续增长，速度放缓其他欧盟中

国日

本0.0%1.5国内相关产业现状我国半导体芯片的发展与现实差距设备厂商：中微半导体设备类型：等离子体刻蚀机产业链客户：TSMC、SMIC等最小加工能力：5nm节点设计厂商：海思半导体制造工艺：7nm面积：缩小36%晶体管数：103亿首款集成5G

SoC芯片成效明显、坚定自信、任重道远架构：Xtacking⑧层数：64层/232层厂商：长江存储商业化3D

NAND技术第一章集成电路概述12nm

FinFET量产制造技术232层3D集成NAND技术国产刻蚀机、注入机制造工艺：中芯国际12nm

FinFET5G

SoC芯片Xtacking®集成电路概述MOS晶体管CMOS

集成电路制造工艺集成电路互连线CMOS

反相器及基本逻辑门CMOS

逻辑功能部件时序逻辑电路半导体存储器CMOS

集成电路输入/输出电路及封装1.6课程学习内容第一章集成电路概述下一章节知识导图SOI

MOS晶体管应变硅MOS晶体管FinFET

MOS晶体管MOS

结构电容MOS

沟道电容源漏PN结结电容电场对半导体的作用N

型、P型半导体PN结MOS电容结构MOS晶体管结构MOS

晶体管基本原理MOS

晶体管电学特性先修知识点

拓展知识点MOS

晶体管基础知识点

进阶知识点小尺寸MOS晶体管小尺寸效应亚阈值特性MOS晶体管电容复习先修知识点，预习基础知识点阈值电压工作区域电流方程CMOS

数字集成电路原理与分析第二章

MOS晶体管第一章内容概述pMOSnMOS按器件类型分

CMOS按集成度分按信号类型分晶圆尺寸：6英寸、8英寸、

12英寸(主流)特征尺寸：14nm

、7nm、5nm

、3nm集成度：

2000多亿个晶体管工作频率：3-4G,6.2G电源电压：0.8-1V集成电路分类双极型集成电路BiCMOS

集成电路MOS

集成电路SSI(100

以下个等效门)MSI(<10³个等效门)LSI(<104

个等效门)VLSI(>10⁴

个以上等效门)

模拟集成电路数模混合集成电路数字集成电路3个开关(3个控制信号)与人和环境互动信息处理数字内容超

越CMOS器

件N个开关(N

个控制信号)随着开关数的增加

可控制的状态会增多可实现任意复杂逻辑运算基本开关器件：

MOS

晶体管所有的器件是在同一个半导体集成度不断提高

可靠性提高成本降低集成电路的定义只要1个开，灯亮

2个都开，灯亮或逻辑

与逻辑功能多样化(超越麻尔定律)

横拟/RF匮律器件可以不断缩小相关基本概念数字电路基础2个开关(2个控制信号)1个开关(1个控制信号)小

e摩尔定律及更多传统的

OTRC模

型控制灯亮与灭√√

√先或再与或逻辑与逻辑√要点内容

MOS

晶体管的结构与工作原理要点内容

MOS

晶体管的电学特性要点内容

MOS

晶体管的小尺寸效应要点内容MOS晶体管的亚阈值特性要点内容

MOS晶体管的电容小尺寸MOS晶体管第2章

MOS

晶体管2.1MOS晶体管的结构与工作原理

MOS晶体管的结构Metal-Oxide-Semiconductor

Field-EffectTransistorMOSFET(Metal-Oxide-Semiconductor

Field-Effect

Transistor)MOS

场效应晶体管，简称MOS

晶体管第二章

MOS晶体管电

场(E)金属(

M,良导体)氧化物(

O,绝缘体)半导体(

S,半导体)n型或者p型导电(电子)

(空穴)M-O-S三明治结构金属(

Metal)场氧半导体(

Semiconductor)₂层)

氧化物(

Oxide)iO缘(S绝源极CS)漏极(D)反型层衬底B--场氧衬底为B。栅极(多晶硅或金属)绝缘层

(SiO₂)源极n+P型硅

p-Si

衬底GND栅极(多晶硅或金属)源极n型硅

(n-Si)

衬底VDD2.1MOS晶体管的结构与工作原理

MOS晶体管的结构MOS晶体管的结构特点(a)nMOS

晶体管的断面结构图

(b)pMOS

晶体管的断面结构图MOS

晶体管如何工作?

第二章

MOS

晶体管>在n-Si或

者p-Si衬底上，存在2个与衬底导电类型相反的重掺杂区

掺杂区之间是金属-绝缘体-半导体组成的MOS

电容结构四端子器件绝缘层上的金属电极称为栅极

(G)MOS

电容两侧的重掺杂区域分别称为源极

(S)

和漏极

(D)绝缘层(SiO₂)

漏极漏极MOS

电容两端电压加大，半导2个连通的重掺杂区存在电

体表面反型，形成连通重掺杂压时，就有电流流过区的通道衬底为p-Si,重掺杂为n+时，导电载流子为电子，把这种结构的MOS晶体管称为nMOS晶体管MOS

晶体管的工作原理-G2.1

MOS晶体管的结构与工作原理第二章MOS晶体管重掺杂区储备导电载流子，

不存在导电通路在电场作用下，半导体表面

出现耗尽层空间耗尽层GNDDRAINDRA用人GGD反型层GNDV₆

大于0,

但值较小空间耗尽层V

增大p-Sip-SinVg小于VDD但值较大VDDp田

④

④

④

④

④空间耗尽层VpD2.1MOS晶体管的结构与工作原理

MOS晶体管的工作原理衬底为n-Si,重掺杂为p+时

，导电载流子为空穴，把这种结构的MOS晶体管称为pMOS晶体管空间耗尽层田④

④

田

④

田VG减小反型层n-Sin-SiVDDpGGDDn+

n+p-Si

n-Si

问题讨论

1.MOS

晶体管的衬底电位应该怎么接?2.MOS

晶体管的源漏区域结构完成对称，哪边是源?哪边是漏?3.MOS

晶体管的衬底电极如何引出?BO

BMOS

晶体管的工作原理pMOS

晶体管结构GDo2.1

MOS晶体管的结构与工作原理nMOS

晶体管结构GDSGGDSDn+

n+

p必须保证pn结反偏p-Si

n-Sin

区电位高于p区

BnMOS晶体管的衬底需要接低电位

pMOS

晶体管的衬底需要接高电位2.1MOS晶体管的结构与工作原理MOS晶体管的工作原理1.MOS

晶体管衬底电位应该怎么接?MOS

晶体管的重掺杂区与衬底构成了pn

结，为了保证晶体管正常工作nMOS

晶体管结构pMOS

晶体管结构电流方向n-SiVpDo

BpMOS

晶体管的载流子是空穴，由高电位流向低电位，因此，高电位一端是源，低电位一端是漏。可以理解为，源端提供空

穴，在电场作用下，由漏端流出。高电位

一

→

低电位(源)

空穴

(漏)第二章

MOS晶体管nMOS晶体管的载流子是电子，由低电

位流向高电位，因此，低电位一端是源

，

高电位一端是漏。可以理解为，源端提供

电

子，在电场作用下，由漏端流出。低电位→

高

电

位(源)

电子

(漏)2.1MOS晶体管的结构与工作原理2.MOS

晶体管的源漏区域结构完成对称，哪边是源?哪边是漏?D电子流动方向n+电流方向p-SiB

GNDYoDGD空穴流动方向MOS

晶体管的工作原理YDDGYDDVDDSSn+衬底(B)栅极(G)_VDD漏极(D)n+n型硅衬底

(n-Si)2.1MOS晶体管的结构与工作原理

MOS晶体管的工作原理3.MOS

晶体管的衬底电极如何引出呢?电极从表面引出p型硅衬底

(pSi)源

极(S)衬

底(B)漏极(D)栅极(G)源极(S)GNDn+n+衬底(B)GND源极(S)栅极(G)p型硅衬底

(p-Si)漏极(D)在栅极电压的作用下，MOS电容

结构半导体表面产生反型层，形成与

源极和漏极相连的导电沟道，沟道两

端存在电位差时，导电沟道中就有电

流

流

过

。导通机理：MOS电容半导体表面反型导通条件：形成反型层需要的栅极电压阈值电压：VT增强型

(E)VTVcs阈值电压V大于0MOS晶体管实质上是一种使电流时而流过，时而切断的开

关DP耗尽型S(b)DN耗尽型S(d)DP增强型S(a)DN

增强型S(c)2.2

MOS晶体管的电学特性MOS晶体管的电流大小应该如何计算?耗尽型(D)VGsMOS

晶体管的电路符号≌第二

章

MOS晶体管MOS晶体管的动作IDVT阈值电压V小

于

0定性描述Ip

漏极源

极(S)栅极(G)(D)VDsG2.2

MOS晶体管的电学特性

MOS晶体管基本电流方程假

设

：nMOS晶体管的沟道长度为L,

宽度为W,源极接低电位(0电以nMOS

为例，阐述电流方程的推导过程

位),分析在栅源电压(VGs)作用下，沟道如何改变，同时讨论当导电沟道形成后，流过晶体管的电流与哪些因素相关及具体函数关系。。(1)0<(VGs)<VT,Vps:0~VDD(a)VasV┐沟道未形成反型层没有形成，没有导电沟道，无论漏源电压Vos多大，漏源间电流/6s均接近于0

Ibs=0;Vcs<Vr

截止状态些

第二章

MOS晶体管Q=C₆(VGs-V)=CW(VGs-VT)此时，流过沟道电流可写为：IDs=Q·v,V=μₙ·E=μ

·(2.1)(2.2)2.2

MOS晶体管的电学特性(v

为电子在硅材料中的平均移动速度

,μ为电子在硅材料中的平均迁移率)由式(2.1)、式(2.2)可得S(b)VGs>VrV>很小，沟道形成，电荷分布均匀第二章

MOS

晶体管反型层形成，导电沟道中电荷分布均匀，电荷量为：MOS

晶体管基本电流方程流过沟道的电流与VDs呈线性关系(2)VGs>V,Vps

很

小(2.3)00(c)Vas>VpVDs<VGsV

,沟道形成，靠近漏区电荷减少当VDs较小时，沟道区域具有电阻的特性，通常称这随着Vs的增大，漏区电荷减小，VDs的平方项的作用增大，电流增大放缓。2.2

MOS晶体管的电学特性MOS

晶体管基本电流方程导电沟道中靠近漏端电荷密度减小，假设沟道靠近源端为x=0,靠近漏端为x=L,

沟道中x点的电压为V(x),则对

应x点的单位电荷密度可写为：第二章MOS

晶体管Inscx=μCW[(VaS-V-V(x)]dV(3)VGs>VT,Vps

增大，小于VGs-VT在x点沿着沟道方向流过的电流为：I=-Q(x)·v,(2.7)(2.8)(2.4)(2.5)(2.6)当VDs进一步增大到漏极的氧化层压降等于V

时，漏极的反

型层电荷密度为零，漏极的沟道被夹断，可以写出VGs-VDS(st)=V或者VDS(sa)=Vas-V当

VDs>VDSsat)时：IDsdx=μCWIVGs-V-V(x)]dV

(2.7)假设沟道长度的变化△L相对于初始沟道长度L而言很小

(忽略有效长度变化)2.2

MOS晶体管的电学特性MOS

晶体管基本电流方程第二章MOS

晶体管此时，流过沟道的电流与漏源电压无关，这个区域称为饱和区。(4)VGs>V,VDs≥VGs-VT(2.9)VGs<VTVGs>VT,VDs<VGs-VTVGs>VT,VDs>VGs-VT衬

底(B)栅极(G)漏极(D)n+p型硅衬底pS饱和区VDSsat=VGs-VTVDsMOS晶体管基本电流方程nMOS

晶体管基本电流方程线性区2.2

MOS晶体管的电学特性第二章

MOS

晶体管记住源

极(S)IDsGNDn+pMOS

晶体管基本电流方程栅极(G)VDD源极(S)

漏极(D)n2.2

MOS晶体管的电学特性

MOS

晶体管基本电流方程第二章MOS

晶体管在此，Vps

、VGs

、V均为负值n型硅衬底

(n-Si)衬底(B)MOS晶体管的电流是由沟道的导电特性和加在端子上的偏压所决定的工艺条件：台积电0.18μm

标准CMOS

工艺。VDp=1.8V,V=0.7V工艺参数及晶体管的尺寸确定nMOS尺寸：W/L=8μm/4μm2.2

MOS晶体管的电学特性主要由工艺参数及晶体管的尺寸决定

由外加电压决定设计制作完成，就是基本不可改变的DGlosVGVos(a)0MOS晶体管电流-电压特性饱和区B)第二章

MOS

晶体管ls

IsI(b)18161412VDlns/μA晶体管电流-电压特性DG!1sVG

S

VD线性区Pos=(VQgs-Y₁)VDs=一定值Vn

-V-VmvmsYa饱和区VsuVa-VmvamYaVGs增大VaVmVa-Ym0.8

1.0

1.2

1.4

1.6

1.8VDsVIDs-VDsMOS截止区

饱和区IDs≈0

Ipsα(Vas-V)2.2450400350los

300250200150100500.0MOS晶体管的电学特性第二章

MOS晶体管VTnVGsIDs-VGs线性区Ip

ID增强型(E

)

耗尽型(

D)VTH

VTH当阈值电压大于零时，为增强型

当阈值电压小于零时，为耗尽型问题：这两种器件在结构和机理上有什么不同?2026/1/18NMOS晶体管的I/V特性-2(转移特性)VG源极(S)2.2

MOS晶体管的电学特性

MOS晶体管电流-电压特性栅极(G)ID

漏极(D)VD第二章MOS

晶体管2.2

MOS晶体管的电学特性

MOS晶体管电流-电压特性阈值电压大于零，VGs大于阈值才形成反型层阈值电压小于零，VGs等于0时反型层已经存在第二章MOS晶体管绝缘层(SiO₂)VT第二章MOS晶体管VGs<VTVGs>VT,VDs<VGs-VTVGs>VT,VDs>VGs-VT材料与工艺决定设计者决定使用者决定VDS=Vos-VTVDs场氧衬底

(B)2.2

MOS晶体管的电学特性

MOS晶体管电流-电压特性μn:Si

中电子的迁移率Cox:

为栅极单位电容量，W/L:MOS

晶体管的宽长比值VGS、VDs:

外

加

电

压Ids场氧线性区饱和区明确MOS电容半导体表面反型层的形成机理分析反型层形成的电压条件推导阈值电压关系式第二章

MOS晶体管2.2

MOS晶体管的电学特性内容回顾阈值电压的定义印加在栅极上能够引

起半

导体表面反型的电

压被称为阈值电压。电

场(E)MOS电容结构金属(M,良导体)

氧化物(O,绝缘体)

半导体(

S,半导体)

n型或者p型导电(电子)

(

空

穴

)半导体(

Semiconductor)

层氧化物(

Oxide))iO₂缘(S绝场氧源

极S)漏

极(D)衬

底B5-MOS晶体管的阈值电压金属(

Metal)反型层栅极(G)场氧栅氧化层

半导体空穴EcEFm半导体内部的空穴与负电荷相互抵消而呈电中性。2.2

MOS晶体管的电学特性

MOS晶体管的阈值电压VG=VFB(=0)此时半导体的能带是平的，没有弯曲。栅极电极栅极氧化层上的电压为Vx,则半导体表面的电荷为：假设耗尽层宽度为W,

当半导体表面未反型时，Qs与耗尽层的电量Qp应该相等2.2

MOS晶体管的电学特性

MOS晶体管的阈值电压在电场作用下，衬底表面的多子空穴，向衬底内部移动，在

表面留下不可移动的受主离子(负电荷),形成耗尽层栅极上的电压分别加在氧化层

和耗尽层上，耗尽层弯曲φs由泊松方程可知耗尽层宽度W为

：第二章MOS

晶体管耗尽层VG继续增大，耗尽层进一步展宽，中增大

当增大至24时，耗尽层宽度达到最大Wmax,

反型层开始形成此时的栅极电压VG即定义为阈值电压VT:2.2

MOS晶体管的电学特性反型层MOS晶体管的阈值电压少子积累第二章

MOS

晶体管最大耗尽层va

EFmEcE₁2.2

MOS晶体管的电学特性

MOS晶体管的阈值电压平带电压VFB=0

平带电压VB≠0时

VG需要先把平带电压带来的能带上弯曲拉平章

MOS晶体管EFm

EcE,EE栅氧化层p型半导体EcErm-栅极电极VG<0□(与金属半导体的功函数差及氧化层-半导体界面电荷相关)平带电压VFB≠0时V=As

2eqN

A29-VBs

)+2C

o2VBs<0

0.750.7体硅器件0.650.60.550.5Y=4+√2642V24+24VoxVDD2.2

MOS晶体管的电学特性

MOS晶体管的阈值电压第二章

MOS晶体管最大耗尽层Vox

:2Φ-VBSM₁VBs0M₂0.450-0.5-1-1.5

-2-2.5-3-3.5

-4VBs=0阈值电压VVʙs/VVDD④2.2

MOS晶体管的电学特性

MOS晶体管的阈值电压CX

QX功函数差

SiO₂

表面电荷

衬底浓度费米势

衬底偏压影响MOS晶体管特性的重要参数◆

MOS晶体管宽长比(W/L

)栅氧厚度tox沟道掺杂浓度NA◆

MOS

晶体管阈值电压栅氧表面电荷衬底偏压VGs<VTVGs>VT,VDs<VGs-VTVGs>VT,VDs>VGS-V第二章

MOS晶体管2.3MOS晶体管的小尺寸效应假设沟道长度的变化△L相对于初始沟道长度L而言很小

(忽略有效长度变化)λ为经验常数，称为沟道调制系数，

一般来说其与沟道长度成反比第二章MOS

晶体管晶体管尺寸不断缩小，△L相对于L已不可忽略沟道长度调制效应(d)Vas>V万VDs>VGsV

靠近漏区沟道夹断VGs-VTVs(1.8V)/Vas(1.2VYas0.8V)沟道长度调制效应0.18mmCMOS工艺，电源电压1.8V蓝色线为，W/Lₙ=4μm/2μm红色线为，W/Lₙ=0.36μm/0.18μm2.3

MOS晶体管的小尺寸效应一般认为，材料选定，μ是常量，沟道减小以后，还是不是常量?在阈值电压V-的表达式中，V与沟道长度无关，小尺寸时是否成立?◆当Vps>VGs-V时，长沟道(蓝线)器件漏源饱和电流与Vps无关；短沟道(红线)器

件，随着VDs增大略有上翘。第二章

MOS

晶体管◆相同宽长比，当MOS晶体管沟道长度变小

时，漏源电流下降。沟道长度调制，λ的作用问题讨论为什么?smicMOS

晶体管沟道·尺寸变短，

电源电压没有等比例缩小，导致

沟道处电场强度增大电场强度达到某一临界值ξ时，

载流子将因载流子间的碰撞而发

生散射μ减小，载流子速度饱和，电流减小MOS晶体管的小尺寸效应I=-Q(x)·v,V=10°m/s速度饱和迁移率为常数(斜率=μ)4.=1.5Z/(V/um)2.31.速度饱和第二章

MOS

晶体管MOS

晶体管的二级效应(su)10.IDs不考虑速度饱和考虑速度饱和0

VDo

VGs-VTVDs2.3MOS晶体管的小尺寸效应

MOS

晶体管的二级效应第二章

MOS晶体管(a)

漏源电流提前饱和Vcs/VMOS

晶体管的二级效应NMOSPMOS0

0.2

0.4

0.6Lgu(um)由于源漏区耗尽层横向扩展，栅极下耗尽层不再完全受栅极电压的控制，其中一部分受源漏电压的控制，并且随着沟道长度的减小，受栅极电压控制的耗尽区电荷不断减少，因此

,只需要较小的栅极电压就可以达到反型。2.3

MOS晶体管的小尺寸效应p

substrateGateGateSource

Drain

Source

DrainVbs=0.05VVDs=1.8VVDs=-1.8VVDs=-0.05V第二章MOS晶体管Gate

可控制的区域

起尽层长沟道MOSFETGate再控制的区域耗尽层短沟道MOSFET2.短沟道效应-02-0.40.60.4wA0.2Iglos↑大

VDs小VbsoLVπ

Vn2.短沟道效应提高漏源电压(体电压)可以得到类似的效应

,这是因为体电压可以增大漏结耗尽区的宽度随着VDs的增大，阈值电压减小，

这一效应称为漏致势垒降低(Drain-Induced

Barrier

Lowering,DIBL)2.3

MOS晶体管的小尺寸效应

MOS

晶体管的二级效应第二章

MOS

晶体管(b)DIBL

对电流特性的影响VGs<VT

IDs≈0截止区

饱和区

线性区Dsc(Vrs-P+P

Pos×(VRs-V-)VDs=一定值Vps为定值-1

0

2Veae/V第二章MOS

晶体管2.4MOS晶体管的亚阈值特性VTn理想Ips-Vcs特性10-

¹10-²10-³10+10-⁵10⁶10-⁷10⁸10-⁹10-10L-2漏源电流Ips下降至原来的

1/10时对应的VGs的减小量实际lps-Vcs

特性(纵轴对数坐标):下降斜率VgsA

/

o

同MOSFET

的电容决定其瞬态特性>寄生电阻与管子的导通电阻(数十KW)

相比，通常可以忽略不计例如

：栅极电容：CGs,CGD,C

cB(各为1.0fF)漏源电容：CDB,CsB

(各为0.5fF)栅极电阻：R

(40Ω)源漏电阻：Rp,Rs

(各1Ω)(b)nMOS晶体管中的电容分布Ccs

3

RGCGDCGBCsB

口BCDB2026/1/18GDCGsoCGDon+GPoly-SiSiO₂n+耗尽层Sn+沟道2.5MOS晶体管的电容第二章

MOS晶体管p-Si衬底(a)nMOS晶体管沟道断面结构图Cap-Si衬底CjDSMOS栅极电容n

Dp-Si衬

底Caso=CaDo=Cox

。W=C

。Wp-Si衬底CGso和CGDo—交叠电容，由源漏横向扩散形成，值一定2.5MOS晶体管的电容1.栅源与栅漏交叠电容第二章

MOS晶体管源极二氧化硅栅极漏极工作区域CGcBCccsCccDCGcC₆截止区WLCox00WLCxWLCox+2C₀W线性区0WLC。/2WLC/2WLCxWLCox+2C。W饱和区02WLC。/302WLC。/32WLC。/3+2C₀W2.5MOS晶体管的电容WLCnComLC.2CGc0VGs>VT耗尽层p-Si衬底饱和区：漏端沟道夹断，CGD=0CGc=CGs≈2WLC。x/3WZCCcLCJ2

Can

CaSCGooF

Va0<Vcs<VT耗尽层p-Si衬

底不同工作区域MOS

晶体管的沟道电容分布情况和栅极电容第二章

MOS晶体管沟道电容的分布及与VDs和Vgs的关系截止区：耗尽层形成，沟道未形成增大

了绝缘层的厚度，导致沟道电容减小截止区：耗尽层和沟道未形成

CGD=CGs=0,CGB=CGc≈WLCoxMOS栅极电容线性区：沟道形成，相当于D

、S连通耗尽层p-Si衬

底2.沟道电容VGs>VT2WZC/3nsVa-)n+CosCox总的结电容Cdif

=Coctom+Cw=Cj+C₃w=Cs+C(2Ls+W)2.5MOS晶体管的电容2.侧壁pn结的结电容Csw=Cjsw(2Ls+W)第二章

MOS晶体管漏源pn结的结电容1.底部pn结的结电容Cbotom=CWLCsBp-Si衬底

CGBB

o

BCcs=Cccs+Ccso

(

栅源沟道电容+栅源交叠电容)

CGD=Cccp+CGDo

(栅漏沟道电容+栅漏交叠电容)

CGB=CGcB

(栅极-衬底电容)CsB=Csai

(源极-衬底pn结扩散电容)CDB=Cpi

(漏极-衬底pn结扩散电容)2.6MOS晶体管的电容G第二章

MOS晶体管GSCGSMOS晶体管的导通电阻)ohm2.5V□(V)>导通电阻是一个非线性电阻，与器件的工作状态有关，平均电阻一般取0.75R₀在非饱和区，导通电阻近似为线性电阻：

即Rn=1/gmYDs

导通电阻反比于(W/L),W

每增加一倍，电阻减小一半VDD(V)11.522.5NMOS(kΩ)35191513PMOS(kΩ)1155538310(c)VaVVmVaV,

沟道形成靠近漏区电荷减少D:

漏极G:

栅极

B:

衬底VGs=VDDVDD/2