2025年(微电子科学与工程)集成电路测试试题及答案

2025年(微电子科学与工程)集成电路测试试题及答案一、单选题（每题2分，共30分）1.在CMOS反相器直流特性测试中，若测得V_IL=0.8V、V_IH=1.2V，V_DD=1.8V，则该门的噪声容限低电平NM_L最接近A.0.2V B.0.4V C.0.6V D.0.8V答案：B解析：NM_L=V_IL−V_OL。题目未直接给V_OL，但标准90nm工艺下V_OL≈0.4V，故NM_L≈0.8−0.4=0.4V。2.采用IDDQ测试筛除“桥接缺陷”时，以下哪种缺陷最可能被漏检？A.栅氧针孔 B.金属线短接到VDD C.高阻开路 D.漏极衬底结漏电答案：C解析：高阻开路不会显著增加静态电流，IDDQ无法捕捉；其余三项均会抬高静态电流。3.在Scan链测试中，若捕获阶段出现“1→0”跳变丢失，最可能原因是A.时钟偏移 B.扫描使能时序违例 C.捕获时钟脉宽过窄 D.扫描输入保持时间不足答案：C解析：捕获脉宽不足导致寄存器未能正确锁存跳变，表现为跳变丢失。4.对28nmFinFETSRAM进行WriteDisturb测试时，最应关注的参数是A.BL下拉电流 B.WL过驱动电压 C.位线耦合噪声 D.单元β比答案：B解析：FinFETSRAM写裕度主要受WL过驱动影响，过驱动不足会导致写失败。5.在BIST结构中，PRPG的“相位偏移”过大将直接导致A.故障覆盖率下降 B.测试功耗上升 C.测试时间缩短 D.输出响应未知答案：A解析：相位偏移使伪随机序列与故障激活条件失配，覆盖点丢失。6.若某SoC的JTAG指令寄存器长度为6bit，则其最大可支持私有指令数为A.32 B.48 C.63 D.64答案：C解析：6bit共64种编码，扣除必须保留的BYPASS、IDCODE等，私有指令最多63条。7.在RFPA的LoadPull测试中，若输出功率等高线呈“内凹”形，说明A.阻抗匹配网络损耗过大 B.晶体管出现热阻升高 C.输出端存在寄生振荡 D.负载牵引系统校准失败答案：C解析：内凹等高线为稳定区边界，提示潜在振荡，需重新调谐抑制。8.对LDO进行LineTransient测试时，若输出下冲峰值与ESR零点相关，则降低下冲应A.增大输出电容 B.减小反馈分压比 C.提高零点频率 D.降低负载电流答案：C解析：提高ESR零点频率可加快环路响应，抑制下冲。9.在2.5D硅中介层测试中，TSV开路缺陷最可靠的筛出方法是A.直流电阻测试 B.时域反射TDR C.交流耦合电容测试 D.光发射显微镜答案：B解析：TDR可精确定位TSV开路位置，分辨率<5µm。10.对GaNHEMT进行动态R_ON测试时，若R_ON升高随温度指数增加，则主要退化机制为A.热电子注入 B.栅极陷阱充放电 C.漏极金属迁移 D.缓冲层陷阱答案：D解析：缓冲层电子陷阱在高温下释放缓慢，导致动态R_ON退化。11.在SerDes抖动分解中，若PJ分量呈离散谱线，则最可能来源是A.电源耦合 B.PLL参考时钟 C.热噪声 D.串扰答案：B解析：PLL参考时钟杂散直接映射为周期性抖动，频谱离散。12.对14nm逻辑芯片进行LowVmin测试时，若Vmin随温度升高而降低，则最可能原因是A.亚阈斜率退化 B.金属线电阻升高 C.漏极诱导势垒降低DIBL D.阈值电压负温度系数答案：D解析：FinFETVth负温度系数使高温下器件更快导通，Vmin下降。13.在MemoryBIST中，若MarchC算法检测出“↑w0↓r0”失败，则故障模型为A.状态耦合 B.动态读破坏 D.地址解码故障 D.固定开路答案：B解析：动态读破坏指读操作翻转相邻单元，MarchC通过↑w0↓r0激活并检测。14.对PLL进行锁定时间测试时，若参考时钟突然跳频+100ppm，测得锁定时间>500µs，则首要调整A.环路带宽 B.电荷泵电流 C.VCO增益 D.分频比答案：A解析：环路带宽直接决定锁定速度，带宽过窄导致锁定时间超标。15.在晶圆级可靠性WLR测试中，EM测试结构采用“包络线”法提取n值，若n<1，则表明A.晶界扩散主导 B.界面扩散主导 C.体扩散主导 D.测试温度过低答案：B解析：n≈1为晶界，n<1为界面/表面扩散，n≈2为体扩散。二、多选题（每题3分，共15分，少选得1分，错选0分）16.下列哪些测试项目属于“射频收发机产测”必测项？A.EVM B.ACPR C.NF D.IP3 E.PSRR答案：A、B、C、D解析：PSRR为电源抑制比，属直流/低频参数，产测不强制。17.在Scan测试中，若捕获模式出现“shifttocapture”故障，可能原因包括A.时钟毛刺 B.扫描使能信号串扰 C.时钟树平衡失效 D.扫描链保持时间违例 E.电源IRdrop答案：A、B、C、E解析：保持时间违例发生在shift阶段，而非shifttocapture过渡瞬间。18.关于SRAMReadMargin测试，下列说法正确的是A.可通过降低WL电压模拟读干扰 B.位线预充电压越高，读裕度越大 C.单元β比越大，读裕度越大 D.温度升高，读裕度一定减小 E.采用“butterfly”曲线可提取静态噪声裕度答案：A、C、E解析：预充电压过高会加剧读破坏；温度升高对FinFET可能因Vth下降反而提高裕度。19.在HTOL（高温工作寿命）测试中，若早期失效呈“浴盆”前端，则可通过哪些手段提前筛除？A.burnin B.动态IDDQ C.温循预处理 D.高压应力VDDmax E.低频Scan答案：A、C、D解析：burnin与温循加速早期失效；VDDmax高压可激活薄栅氧缺陷；动态IDDQ与低频Scan对早期失效筛出效率低。20.对3DNAND进行ProgramDisturb测试时，需监控哪些参数？A.未选串位线漏电 B.选串沟道电势 C.未选页WL耦合噪声 D.体效应引起的Vth漂移 E.源极线电阻压降答案：A、B、C、E解析：体效应主要影响选中单元，非disturb直接参数。三、判断题（每题1分，共10分，正确打“√”，错误打“×”）21.在DFT中，若扫描链采用“混合时钟域”设计，则必须插入LockupLatch以避免保持时间违例。答案：√解析：跨时钟域需锁存器吸收偏移。22.对于同一工艺节点，FinFET的亚阈摆幅一定小于平面MOSFET。答案：√解析：FinFET栅控能力强，典型摆幅60–65mV/dec，平面约70–80mV/dec。23.在RF测试中，S参数去嵌入时，若TRL校准片阻抗与DUT阻抗差异>5Ω，则去嵌入误差可忽略。答案：×解析：阻抗差异会引入反射误差，需重新设计校准片。24.对LDO进行PSRR测试时，若负载电流为零，则测得PSRR一定最差。答案：×解析：零载时环路增益高，PSRR反而更好；重载时增益下降，PSRR变差。25.在MemoryBIST中，若使用MarchRAW算法，可检测所有静态耦合故障。答案：×解析：MarchRAW无法覆盖动态耦合及某些NPSF故障。26.对GaN器件进行StepStress测试时，若栅极应力电压>额定值1.5倍，则失效机制一定转为栅氧击穿。答案：×解析：GaN无栅氧，失效为栅极肖特基退化或介质击穿。27.在晶圆级可靠性中，JEDEC规定EM测试温度需≥150°C，电流密度≥1MA/cm²。答案：√解析：JEP154明确最低应力条件。28.对于同一封装，若引线框架铜厚增加，则封装热阻R_θJA一定降低。答案：√解析：铜导热系数高，厚度增加降低热阻。29.在SerDes抖动测试中，若RJRMS值>0.1UI，则眼图一定闭合。答案：×解析：RJ需结合DJ评估，单独0.1UIRJ未必闭合。30.对2.5D芯片，若微凸点间距<40µm，则必须采用CuCu直接键合以降低电阻。答案：×解析：可采用Sn微凸点+热压键合，CuCu非必须。四、填空题（每空2分，共20分）31.在28nm工艺下，典型NMOS的I_ON/I_OFF比值约为________（数量级）。答案：10^5解析：28nm低功耗工艺I_ON≈0.9mA/µm，I_OFF≈10pA/µm。32.对SRAM进行WriteMargin测试时，若单元比β=________，则写裕度通常被认为足够。答案：1.5–2.0解析：β比=下拉管/传输管W/L，β≥1.5可保证写通。33.在JTAGTAP控制器中，状态机共________个稳定状态。答案：16解析：IEEE1149.1定义16状态。34.对LDO进行LoadTransient测试，若输出电容为4.7µF，负载阶跃50mA，则下冲峰值近似与ESR零点f_Z=________成反比。答案：1/(2π·ESR·C)解析：f_Z=1/(2π·ESR·4.7µF)。35.在RF功率放大器LoadPull测试中，若测得最佳负载Z_opt=3.5+j1.8Ω，则对应的归一化阻抗（50Ω系统）为________。答案：0.07+j0.036解析：归一化z=Z_opt/50。36.对3DNAND串，若单元数为64，则典型Program电压阶跃ΔV_PGM≈________V。答案：0.5解析：64层3DNAND采用ISPP方案，步长0.5V兼顾速度与干扰。37.在晶圆级可靠性中，EM失效时间TF与电流密度j的关系模型为TF=A·j^(−n)·exp(Ea/kT)，其中n值对于Cu互连约为________。答案：1.1–1.2解析：Cu界面扩散主导，n≈1.1。38.对SerDes抖动分解，若测得PJ分量为12psRMS，RJ为3psRMS，则总体TJ（BER=10^12）≈________ps。答案：42解析：TJ≈PJ_peak+14·RJ=12·√2+14·3≈17+25=42ps。39.在FinFET工艺中，若栅极长度L=20nm，则典型亚阈摆幅S.S.=________mV/dec。答案：62解析：理想60mV/dec，考虑界面态62mV/dec。40.对2.5D硅中介层，若TSV直径5µm，深宽比10:1，则TSV深度为________µm。答案：50解析：深度=直径×深宽比=5×10。五、简答题（每题8分，共40分）41.简述“动态IDDQ”测试原理，并给出一种实现电路示意图（文字描述即可）。答案：动态IDDQ在时钟运行状态下，于特定向量对之间插入采样窗口，利用高速电流积分器捕捉瞬态电流峰值。若峰值超出阈值，则判定存在桥接或栅氧缺陷。实现：在VDD路径串入50mΩ采样电阻，经高速仪表放大器→ADC，FPGA对比向量同步信号，窗口10ns，阈值可设1mA/µm²。解析：传统IDDQ仅静态，动态IDDQ可捕捉瞬态短路，提高缺陷覆盖率。42.说明在FinFETSRAM中“ReadDisturb”与“ReadMargin”区别，并给出测试向量示例。答案：ReadDisturb指读操作导致存储节点翻转，属动态故障；ReadMargin指静态读稳定性，用butterfly曲线面积量化。测试向量：Disturb——先写“0”到单元A，连续读A相邻单元B1×10^6次，再读A验证是否翻转；Margin——通过扫描WL电压降，记录SNM<50mV时的WL电压即为读裕度边界。解析：二者机制不同，需分别测试。43.画出RFPA“LoadPull”测试系统框图，并说明如何提取最佳效率点。答案：系统：信号源→预放→调谐器（机械或电子）→DUT→耦合器→功率计/频谱仪→计算机。提取：固定输入功率，调谐器扫描全史密斯圆图，记录每点P_OUT、P_DC，计算η=P_OUT/P_DC，绘制等高线，中心即为最佳效率点。解析：需校准调谐器S参数，去嵌入损耗。44.解释“NBTI恢复效应”对DC与AC应力测试结果差异的影响，并给出AC应力频率建议。答案：NBTI应力时界面陷阱生成，撤压后部分陷阱恢复，AC应力因占空比<100%，恢复更显著，导致ΔVth小于DC。建议AC应力频率>10kHz，确保占空比50%，接近实际电路工况。解析：低频<1kHz时恢复效应被平均，结果接近DC。45.描述3DNAND“ProgramDisturb”机制，并给出两种测试筛选方法。答案：机制：未选串的沟道电势因高WL电压耦合升高，电子隧穿至浮栅，导致Vth负漂。筛选：①提升未选WL电压至V_pass_max，写“1”后验证是否变“0”；②采用“阶梯V_pass”扫描，记录首次失效的V_pass值，低于规格则拒收。解析：需控制温度与循环次数，避免误筛。六、计算题（共35分）46.（10分）某28nmCMOS反相器，V_DD=1.0V，V_tn=|V_tp|=0.3V，μ_nC_ox=400µA/V²，μ_pC_ox=160µA/V²，(W/L)_n=0.5µm/28nm，(W/L)_p=1.0µm/28nm，求静态噪声裕度高电平NM_H（假设V_OH=V_DD，V_OL=0，用最大正方形法）。答案：1.画butterfly曲线，求反相器切换点V_M。I_Dn=I_Dp⇒½μ_nC_ox(W/L)_n(V_M−V_tn)²=½μ_pC_ox(W/L)_p(V_DD−V_M−|V_tp|)²代入：400×0.5/0.028·(V_M−0.3)²=160×1.0/0.028·(0.7−V_M)²化简：200(V_M−0.3)²=160(0.7−V_M)²⇒√200(V_M−0.3)=√160(0.7−V_M)14.14(V_M−0.3)=12.65(0.7−V_M)⇒V_M≈0.48V2.求V_IH：令dV_OUT/dV_IN=−1，联立小信号增益，得V_IH≈0.62V3.NM_H=V_OH−V_IH=1.0−0.62=0.38V解析：最大正方形法需迭代，此处采用解析近似。47.（10分）某LDO输出电容10µF，ESR=10mΩ，负载阶跃0→50mA，求下冲峰值电压（假设环路带宽100kHz，相位裕度60°，忽略电感）。答案：ΔI=50mA，ESR跌落：V_ESR=ΔI·ESR=50m×10m=0.5mV电容电荷分享：ΔV=Q/C=ΔI·t/C，环路响应时间t≈1/(3f_c)=3.3µsΔV_C=50m×3.3µ/10µ=16.5mV总下冲≈16.5mV+0.5mV≈17mV解析：简化一阶模型，实际需考虑环路延迟。48.（15分）某64层3DNAND，单元电容C_cell=0.5fF，串数8k，页大小16kB，Program电压20V，隧穿氧化层8nm，求单页编程能耗（假设FN隧穿效率1e/cycle，每单元需移入1000e）。答案：每页单元数=16kB×8/1bit=131k总电荷Q=131k×1000×1.6e19=2.1×10^14C能耗E=Q·V=2.1×10^14×20=4.2×10^13J≈0.42pJ解析：忽略译码与驱动电路损耗，实际能耗约1pJ/bit。七、综合设计题（共50分）49.设计一款用于5nmSoC的“自适应电压调节（AVS）”测试方案，要求：a)说明测试硬件架构（10分）b)给出测试流程图与判定算法（15分）c)分析测