2025年集成电路工艺题库及答案

2025年集成电路工艺题库及答案一、单选题（每题1分，共30分）1.在65nmCMOS工艺中，为抑制短沟道效应而引入的应力技术主要来源于A.高κ金属栅B.嵌入式SiGe源漏C.浅槽隔离STID.氮化硅接触刻蚀停止层答案：B解析：嵌入式SiGe源漏通过晶格常数差异对沟道施加单轴压应力，提升空穴迁移率，是65nm节点pMOS短沟道效应抑制的关键。2.下列哪一项不是原子层沉积（ALD）的典型特征A.自限制表面反应B.优异的台阶覆盖率C.高沉积速率（>100nm/min）D.精确的厚度控制答案：C解析：ALD因循环式自限制反应，沉积速率通常<1nm/min，高台阶覆盖与原子级精度为其优势。3.在铜双大马士革工艺中，用于防止Cu扩散的阻挡层材料通常为A.TiB.Ta/TaNC.WD.Co答案：B解析：Ta/TaN兼具低电阻与优异阻挡性能，与Cu粘附良好，是90nm以下主流阻挡层。4.关于193nm浸没式光刻，下列说法错误的是A.水作为浸没介质提升数值孔径B.需设计防水顶盖层保护光刻胶C.分辨率极限仅由波长决定D.需匹配流体与光刻胶折射率答案：C解析：分辨率k1·λ/NA，受波长λ、NA、工艺因子k1共同影响，非仅波长。5.FinFET中，鳍高（Hfin）增加会直接导致A.亚阈值摆幅减小B.漏致势垒降低（DIBL）加剧C.驱动电流Ion提升D.栅极电容Cgg下降答案：C解析：Hfin↑→有效沟道宽度↑→Ion↑；但过高会加剧寄生电容，需权衡。6.在14nm节点，接触孔（Contact）通常采用下列哪种填充方案A.W栓塞B.Co填充C.Cu电镀D.Al溅射答案：B解析：Co填充降低接触电阻30%，且避免W氟扩散，14nm后成为主流。7.下列刻蚀气体对SiO2/硅选择比最高的是A.CF4B.CHF3C.Cl2D.HBr答案：B解析：CHF3聚合膜在硅表面形成富碳层，抑制横向刻蚀，选择比可达20:1。8.关于SOI晶圆，下列说法正确的是A.埋氧层（BOX）厚度增加会提高自加热效应B.超薄BOX（<10nm）可用于FDSOI背偏调控C.体硅器件抗辐射能力优于SOID.SOI无需源漏掺杂答案：B解析：超薄BOX允许背栅电场穿透，实现阈值动态调节，是22nmFDSOI核心。9.在EUV光刻中，下列现象最易导致随机缺陷A.光刻胶酸扩散B.光子散粒噪声C.掩模热膨胀D.投影透镜色差答案：B解析：13.5nmEUV光子能量高、通量低，光子数<20/μm²，随机涨落产生线边粗糙（LER）。10.采用高κ栅介质后，下列参数会上升的是A.栅漏电流JgB.有效氧化层厚度EOTC.界面态密度DitD.栅极电容Cox答案：D解析：高κ材料介电常数ε>20，Cox=εε0/Tphys，EOT减小，Cox增大。11.在Cu电镀中，加速剂（Accelerator）主要成分为A.聚乙二醇PEGB.SPS（bis(3sulfopropyl)disulfide）C.氯化物Cl⁻D.JGB（JanusGreenB）答案：B解析：SPS含双硫键，在Cu表面形成Cu(I)thiolate，促进底部向上填充。12.下列哪种表征手段可直接测量FinFET三维鳍形貌A.SEMB.AFMC.TEM断层扫描D.XRR答案：C解析：TEM断层扫描（ElectronTomography）提供<1nm分辨率三维重构，可测鳍侧壁粗糙度。13.在GaNHEMT中，二维电子气密度主要受控于A.栅长LgB.AlGaN势垒层厚度与Al组分C.衬底掺杂D.沟道掺杂答案：B解析：极化电荷与Al组分、厚度成正比，决定2DEG面密度~1×10¹³cm⁻²。14.关于应力记忆技术（SMT），下列步骤顺序正确的是A.沉积高应力氮化硅→源漏激活退火→去除氮化硅→形成硅化物B.源漏激活→沉积氮化硅→退火→去除氮化硅C.沉积氮化硅→源漏激活→去除氮化硅→退火D.退火→沉积氮化硅→源漏激活→去除答案：A解析：应力在高温退火时传递给沟道，冷却后“记忆”在晶格中，氮化硅后续去除。15.在7nm节点，栅极间距（CGP）缩小至A.90nmB.64nmC.57nmD.44nm答案：D解析：7nm节点CGP≈44nm，对应标准单元高度240nm，Track=6T。16.下列哪种缺陷最可能由化学机械抛光（CMP）引起A.位错环B.铜凹陷（Dishing）C.栅氧击穿D.短沟道效应答案：B解析：Cu与阻挡层硬度差异导致过度抛光，形成凹陷，增加电阻。17.在FinFET中，采用高剂量源漏扩展（HDD）注入会导致A.阈值电压Vt上升B.亚阈值摆幅SS改善C.寄生电阻Rsd下降D.栅致漏极泄漏GIDL增加答案：C解析：HDD降低扩展区电阻，但高剂量易引入缺陷，需与退火优化平衡。18.关于EUV掩模，下列说法错误的是A.采用Tabased多层膜反射镜B.需覆盖Ru保护层C.吸收层为CrD.存在3°入射角阴影效应答案：C解析：EUV吸收层为TaBN或TaN，Cr对13.5nm吸收不足。19.在ALDAl₂O₃工艺中，常用前驱体组合为A.TMA+H₂OB.TEOS+O₃C.TDMAT+NH₃D.TaCl₅+NH₃答案：A解析：TMA（三甲基铝）与H₂O在200°C下自限制反应，每循环~1.1Å。20.下列哪项不是FinFET寄生电容分量A.栅源覆盖电容Cgs,ovB.栅漏覆盖电容Cgd,ovC.栅体电容CgbD.源体结电容Csb答案：C解析：FinFET中沟道被栅包裹，Cgb≈0，体节点悬空。21.在Cu互连中，低κ介质介电常数降低会导致A.机械强度上升B.热导率上升C.泄漏电流上升D.串扰延迟下降答案：D解析：RC延迟中C∝κ，κ↓→延迟↓，但机械与热性能劣化。22.关于硅锗（SiGe）外延选择生长，下列说法正确的是A.在SiO₂表面生长速率高于硅B.需高温（>1000°C）抑制位错C.常用前驱体为SiH₄+GeH₄D.硼掺杂降低晶格常数答案：C解析：低温CVD（500–700°C）下SiH₄+GeH₄实现选择性外延，Ge%可控。23.在3DNAND中，用于打通垂直通道的刻蚀工艺为A.博世（Bosch）工艺B.高选择比SiO₂/Si刻蚀C.横向刻蚀D.湿法磷酸答案：A解析：Bosch工艺循环钝化与刻蚀，实现>50:1深宽比，形成圆孔。24.下列哪种退火方式激活效率最高且扩散最小A.炉管退火B.尖峰退火（SpikeRTA）C.毫秒激光退火（LSA）D.微波退火答案：C解析：LSA在0.8ms内升至1300°C，激活>95%，扩散<1nm。25.在GaAspHEMT中，InGaAs沟道厚度增加会A.降低电子迁移率B.提高阈值电压C.增加二维电子气密度D.降低击穿电压答案：C解析：厚度↑→量子限域减弱，但面密度↑，需<15nm避免晶格弛豫。26.关于DUV光刻胶化学放大（CAR）机制，下列顺序正确的是A.曝光→酸扩散→曝光后烘→碱显影B.曝光→曝光后烘→酸扩散→显影C.曝光后烘→曝光→酸扩散→显影D.曝光→酸扩散→显影→曝光后烘答案：A解析：曝光产酸，后烘驱动酸催化去保护反应，显影去除曝光区。27.在Cu互连中，电迁移失效最快的位置是A.晶界B.界面Ta/CuC.通孔底部D.互连线顶部答案：C解析：通孔底部电流拥挤，焦耳热高，形成空洞导致开路。28.下列哪项不是FinFET应变工程选项A.源漏SiGeB.应力衬垫层C.背偏应力D.栅极金属应力答案：C解析：背偏调节Vt，不引入机械应力。29.在EUV光刻中，掩模基板热膨胀系数需A.<5ppb/KB.<50ppb/KC.<500ppb/KD.<5ppm/K答案：A解析：EUV照射功率密度高，低膨胀玻璃（LTEM）<5ppb/K防止图像漂移。30.关于3DICTSV（硅通孔）工艺，下列顺序正确的是A.刻蚀→氧化隔离→Ta/Cu种子→电镀→CMP→退火B.氧化→刻蚀→种子→电镀→退火→CMPC.刻蚀→种子→氧化→电镀→CMPD.电镀→刻蚀→氧化→CMP答案：A解析：先深孔刻蚀，再隔离氧化，Ta/Cu阻挡种子，电镀填充，CMP平坦化，退火消除应力。二、多选题（每题2分，共20分）31.下列哪些措施可降低FinFET亚阈值摆幅SSA.减薄栅氧化层EOTB.降低沟道掺杂C.提高鳍高HfinD.采用低温操作答案：A、B、D解析：SS=(kT/q)(1+Cdm/Cox)，EOT↓→Cox↑；低掺杂降低Cdm；低温降低kT/q。32.在Cu双大马士革中，导致开路失效的缺陷有A.通孔未对准B.铜凹陷C.电镀空洞D.电迁移空洞答案：A、C、D解析：未对准导致通孔底部暴露阻挡层；电镀空洞形成高阻；电迁移形成空洞。33.下列属于EUV光刻胶关键性能指标A.灵敏度（mJ/cm²）B.线边粗糙度LERC.抗刻蚀比D.玻璃化转变温度Tg答案：A、B、C解析：Tg为聚合物本体性质，非光刻胶特有指标。34.在GaNHEMT中，提高击穿电压的工艺有A.场板结构B.降低2DEG密度C.增加AlGaN厚度D.采用SiN钝化答案：A、C、D解析：降低2DEG密度降低电流，非直接提高击穿。35.关于ALD与CVD对比，正确的是A.ALD台阶覆盖率优于CVDB.CVD可实现更高沉积速率C.ALD前驱体价格通常更高D.CVD厚度控制精度优于ALD答案：A、B、C解析：ALD循环式精度<1Å，优于CVD。36.在FinFET中，增加栅极金属功函数可A.提高nMOSVtB.降低pMOSVtC.增加IonD.减少栅漏电流答案：A、B解析：功函数↑→nMOSVt↑，pMOSVt↓（更负）。37.下列哪些属于3DNAND关键工艺A.深孔刻蚀B.横向栅刻蚀C.多层薄膜沉积D.高κ金属栅答案：A、B、C解析：3DNAND采用多层ONO与多晶硅栅，非高κ金属栅。38.在SOI晶圆中，超薄BOX（10nm）带来的优势A.背偏调控VtB.降低自加热C.抑制短沟道效应D.降低晶圆成本答案：A、C解析：超薄BOX增强背栅控制，但自加热仍存在，成本更高。39.下列哪些属于Cu互连低κ介质失效机理A.电迁移B.时间相关介质击穿（TDDB）C.热循环开裂D.吸水膨胀答案：B、C、D解析：电迁移为金属失效，非介质。40.在EUV光刻中，LER主要来源A.光子散粒噪声B.酸扩散C.显影液不均匀D.掩模粗糙度答案：A、B、D解析：显影液为湿法均匀，非主要来源。三、判断题（每题1分，共10分）41.FinFET中，鳍宽Wfin减小会提高亚阈值摆幅SS。答案：错解析：Wfin↓→栅控增强，SS↓。42.ALD沉积速率与温度无关。答案：错解析：自限制反应仍受温度影响，过高导致前驱体分解。43.在Cu电镀中，抑制剂PEG主要吸附在Cu表面顶部。答案：对解析：PEG大分子覆盖顶部，抑制横向生长，实现底部填充。44.EUV光刻无需光学邻近修正（OPC）。答案：错解析：EUV仍需OPC及逆光刻技术（ILT）补偿衍射与阴影。45.GaNHEMT中，Si衬底比SiC衬底热导率低。答案：对解析：Si热导率~130W/m·K，SiC~400W/m·K。46.3DNAND中，字线（WL）采用Cu以降低电阻。答案：错解析：WL为多晶硅或WSi，Cu扩散难控制。47.高κ金属栅中，HfO₂晶化温度低于SiO₂。答案：对解析：HfO₂~500°C晶化，SiO₂>1000°C。48.在FinFET中，采用SiGe沟道可提高电子迁移率。答案：错解析：SiGe提高空穴迁移率，电子迁移率下降。49.TSV退火主要目的是消除Cu与Si热膨胀失配应力。答案：对解析：Cu膨胀系数17ppm/K，Si2.6ppm/K，退火减少翘曲。50.DUV光刻胶曝光后烘温度越高，LER越小。答案：错解析：高温加剧酸扩散，LER增大。四、计算题（每题10分，共30分）51.某FinFET工艺参数：鳍高Hfin=42nm，鳍宽Wfin=8nm，栅长Lg=20nm，EOT=0.9nm，沟道电子迁移率μn=1200cm²/V·s，阈值电压Vt=0.3V，供电电压Vdd=0.75V。忽略速度饱和与寄生电阻，求线性区跨导gm（单位μS），并讨论若Wfin缩小至6nm，gm变化趋势。答案：有效宽度Weff=2Hfin+Wfin=92nm线性区电流Ion=μnCox(Weff/Lg)(VddVt)VddCox=ε0εr/EOT=3.9×8.85×10⁻¹²/(0.9×10⁻⁹)=38.3mF/m²gm=∂Ion/∂Vgs=μnCox(Weff/Lg)Vdd=1200×10⁻⁴×38.3×10⁻³×(92×10⁻⁹/20×10⁻⁹)×0.75=1200×38.3×10⁻⁴×4.6×0.75=1588μSWfin↓→Weff↓→gm↓，但短沟道效应改善，Vt↑，部分抵消，总体gm下降约15%。52.某Cu互连线段长1mm，宽50nm，厚度100nm，电阻率ρ=2.2μΩ·cm，工作电流I=1mA，环境温度100°C，求直流电阻与焦耳热功率。若改用Co（ρ=6.2μΩ·cm），保持相同电流，求新功耗并评价可靠性。答案：R=ρL/A=2.2×10⁻⁸×1×10⁻³/(50×10⁻⁹×100×10⁻⁹)=4.4ΩP=I²R=(1×10⁻³)²×4.4=4.4μWCo：R=6.2/2.2×4.4=12.4Ω，P=12.4μW功耗增加2.8倍，电迁移临界电流密度Jcu=10MA/cm²，Jco=5MA/cm²，可靠性下降，需降低电流或加宽线条。53.某3DNAND堆叠64层，每层有效厚度50nm，深孔刻蚀需打通全部层，求最小深宽比。若采用Bosch工艺，循环刻蚀/钝化各3s，刻蚀速率500nm/min，钝化速率100nm/min，求总时间。答案：总深度=64×50=3.2μm孔径~100nm，深宽比=3200/100=32:1每循环净刻蚀=500×3/60100×3/60=255=20nm循环数=3200/20=160总时间=160×(3+3)=960s=16min五、综合解析题（每题10分，共10分）54.阅读以下工艺序列并回答问题：a)提供8英寸p型Si衬底，电阻率10Ω·cm；b)热氧化形成20nmSiO₂