《2026年》半导体工艺工程师高频面试题包含详细解答

半导体工艺工程师高频面试题

【精选近三年60道高频面试题】

【题目来源：学员面试分享复盘及网络真题整理】

【注：每道题含高分回答示例+避坑指南】

1.请简述半导体制造中的八大核心工艺步骤，并重点介绍你最熟悉的一个模块的原理。

（基本必考|重点准备）

2.在CVD（化学气相沉积）工艺中，StepCoverage（台阶覆盖率）不佳通常是由哪些参数

导致的？如何优化？（常问|考察实操）

3.请解释DryEtch（干法刻蚀）中各向异性和各向同性的区别，以及如何通过调整气体配比

来控制SideEtch（侧蚀）？（重点准备|考察实操）

4.如果让你设计一个DOE（实验设计）来寻找最佳的刻蚀速率和均匀性平衡点，你会选择

哪种DOE模型？为什么？（需深度思考|网友分享）

5.在光刻工艺中，什么是驻波效应（StandingWaveEffect）？通常使用什么方法来消除

它？（基本必考|背诵即可）

6.描述一下你处理过的最棘手的ProcessExcursion（工艺偏移）事件，你是如何定位Root

Cause的？（极高频|考察实操）

7.对于PVD工艺，如何改善靶材利用率（TargetUtilization）？（常问|网友分享）

8.请解释CMP（化学机械抛光）中的Dishing（碟陷）和Erosion（侵蚀）现象及其产生原

因。（重点准备|学员真题）

9.如果InlineSPC（统计过程控制）图表显示某台机台出现连续7个点在均值一侧（Ruleof

7），但所有点都在规格线（SpecLimit）内，你会怎么做？（极高频|考察实操）

10.在离子注入（Implantation）后，为什么要进行退火（Annealing）？快速热退火（RTA）

与炉管退火的区别是什么？（基本必考|背诵即可）

11.什么是LoadingEffect（负载效应）？在刻蚀工艺中如何补偿微观负载效应？（需深度思

考|反复验证）

12.假设你的产线良率突然下降了1%，WAT（晶圆接受测试）数据显示阈值电压（Vt）异

常，你会优先检查哪些工艺环节？（需深度思考|考察实操）

13.请解释High-k介质材料为什么能降低漏电流？它通常配合什么类型的栅极材料使用？

（重点准备|学员真题）

14.在生产线上，如果Operator（操作员）误操作导致一批晶圆报废（Scrap），作为工艺工

程师，你如何处理这类人为失误并防止复发？（常问|考察抗压）

15.描述一下你对FMEA（失效模式与影响分析）的理解，并举一个你实际做过的FMEA案

例。（重点准备|考察实操）

16.在湿法清洗（WetClean）中，SC-1和SC-2溶液分别主要去除什么类型的污染物？（基

本必考|背诵即可）

17.遇到机台报警（Alarm）停机，而产线急需这批货（HotLot），你会如何权衡风险与产

出？（极高频|考察抗压）

18.什么是CDBias（关键尺寸偏差）？ADI（显影后检查）和AEI（刻蚀后检查）的CD差异

通常由什么引起？（重点准备|网友分享）

19.请谈谈你对FinFET（鳍式场效应晶体管）结构的理解，相比Planar（平面）结构，它在

工艺上的最大挑战是什么？（需深度思考|考察实操）

20.在薄膜沉积中，应力（Stress）过大导致晶圆弯曲（Warpage）或薄膜剥落，你会调节哪

些工艺参数来改善？（重点准备|反复验证）

21.如何区分Defect（缺陷）是来源于光刻胶残留还是刻蚀后的聚合物（Polymer）？你会用

什么检测手段？（需深度思考|考察实操）

22.你有没有经历过新机台的Qual（认证）过程？请描述你是如何制定QualPlan并验证机台

稳定性的。（极高频|学员真题）

23.在Diff/Furnace（扩散/炉管）工艺中，如何保证批次间（Run-to-Run）的氧化层厚度均匀

性？（常问|考察实操）

24.如果发现某批次晶圆的颗粒（Particle）数超标，你如何利用DefectMap（缺陷图）进行

SourceDown（溯源）？（极高频|考察实操）

25.解释一下EUV（极紫外光刻）相比DUV（深紫外光刻）的核心优势及目前面临的主要工

艺难点。（需深度思考|网友分享）

26.当Vendor（设备供应商）给出的ProcessRecipe（工艺配方）无法满足你的器件性能要

求时，你是如何进行调试的？（常问|考察实操）

27.什么是Selectivity（选择比）？在接触孔（ContactHole）刻蚀中，如何保证对底部的硅

或金属有足够的选择比？（基本必考|重点准备）

28.描述一次你成功降低Cost（成本）的案例，比如延长PM（预防性维护）周期或减少耗材

使用。（常问|考察实操）

29.在铜互连工艺中，为什么需要阻挡层（BarrierLayer）？常用的阻挡层材料是什么？

（基本必考|背诵即可）

30.如果CP（ChipProbing）测试发现边缘良率（EdgeYield）明显低于中心良率，可能的

原因有哪些？（需深度思考|反复验证）

31.在等离子体刻蚀中，Ar（氩气）的作用通常是什么？加入O2（氧气）会对光刻胶产生什

么影响？（重点准备|网友分享）

32.面对产线上的LowYield（低良率）调查，如果没有任何明显的设备报警或SPC异常，你

会从哪个角度切入？（极高频|考察抗压）

33.什么是ProcessWindow（工艺窗口）？你是如何定义和验证一个新工艺的窗口大小的？

（重点准备|考察实操）

34.在光刻中，OPC（光学邻近效应修正）的原理是什么？为什么随着制程缩小它变得越来

越重要？（需深度思考|学员真题）

35.假如你在夜班时遇到刻蚀机台发生Arcing（打火）现象，你会采取哪些紧急措施？（极

高频|考察实操）

36.请解释HKMG（高K金属栅）工艺中“GateLast”和“GateFirst”流程的主要区别。（重点准

备|网友分享）

37.如何解决光刻工艺中的Overlay（套刻误差）问题？有哪些常见的对准标记（Alignment

Mark）设计？（常问|考察实操）

38.在CVD成膜过程中，假如出现Haze（雾状缺陷），通常是什么化学反应或物理过程导致

的？（需深度思考|反复验证）

39.你如何管理和追踪实验片（DummyWafer）的使用？如何防止Dummy混入产品片

（PrimeWafer）？（常问|考察实操）

40.什么是LER（线边缘粗糙度）？它对器件性能有什么影响？如何改善？（重点准备|学员

真题）

41.当两个Metrology（量测）机台测出的膜厚数据不一致（Mismatch）时，你如何判断哪一

个是准确的？（极高频|考察实操）

42.请简述Damascene（大马士革）工艺流程，分为单大马士革和双大马士革。（基本必考|

背诵即可）

43.在进行新材料导入（NewMaterialIntroduction）时，最担心的是什么？如何防止交叉污

染（CrossContamination）？（重点准备|考察实操）

44.如果你的TeamLeader坚持一个你认为有风险的工艺变更（Change），你会怎么做？

（常问|考察软实力）

45.描述一下等离子体损伤（PlasmaDamage/PID）的机理，以及如何在工艺设计上规避

它？（需深度思考|网友分享）

46.在刻蚀高深宽比结构（HighAspectRatio）时，通常会遇到哪些特定的工艺挑战（如

Bowing、Twisting）？（重点准备|考察实操）

47.如何编写一份规范的8D报告（8DReport）？请简述各步骤的核心。（基本必考|考察实

操）

48.什么是Lift-off（剥离）工艺？它与传统的蚀刻工艺相比有什么优缺点？（常问|网友分

享）

49.在CMP工艺中，Slurry（研磨液）的选择对抛光速率和表面质量有什么决定性影响？

（重点准备|学员真题）

50.如果需要将一道工艺从8寸线转移到12寸线（TechTransfer），你需要重点关注哪些参数

的Scaling（缩放）？（需深度思考|考察实操）

51.什么是OCP（OpenCircuitPotential）？在CMP终点检测（EndpointDetection）中是如

何应用的？（常问|反复验证）

52.在薄膜生长中，Epitaxy（外延）与普通CVD的区别是什么？外延层常见的缺陷有哪些？

（重点准备|学员真题）

53.面对产线紧急停电（PowerGlitch），复电后你负责的机台首先要做什么检查才能恢复生

产？（极高频|考察抗压）

54.什么是ProcessCapabilityIndex（Cpk）？如果Cpk<1.33，意味着什么？你将如何提升

它？（基本必考|考察实操）

55.解释ALD（原子层沉积）的原理，为什么在先进节点中ALD越来越重要？（重点准备|网

友分享）

56.在日常工作中，你是如何平衡“维持现有产线稳定（Sustaining）”和“开发新工艺

（Development）”这两部分时间的？（常问|考察软实力）

57.如果你在扫描电镜（SEM）下观察到光刻胶线条倒塌（PatternCollapse），可能的原因

除了显影液表面张力外，还有什么？（需深度思考|考察实操）

58.随着制程走向3nm/2nm，你认为GAA（全环绕栅极）晶体管结构带来的最大工艺变革在

哪里？（常问|技术视野）

59.针对目前国产化设备替代（Localization）的趋势，你认为国产设备在工艺稳定性上与进

口设备最大的差距通常体现在哪里？（常问|技术视野）

60.我问完了，你有什么想问我的吗？（面试收尾）

【半导体工艺工程师】高频面试题深度解答

Q1：请简述半导体制造中的八大核心工艺步骤，并重点介绍你最熟悉的一个模

块的原理。

❌不好的回答示例：

半导体制造的八大步骤大概是扩散、光刻、刻蚀、离子注入、薄膜沉积、抛光、清

洗还有测试吧。

我最熟悉的是光刻。光刻就是把电路图印到硅片上，像照相一样。先涂光刻胶，然

后用光照一下，显影之后图形就出来了。我觉得这个步骤最重要，因为它决定了芯

片的尺寸。我在学校做过简单的光刻实验，大概流程就是涂胶、曝光、显影这几

步，只要对准了就没问题，主要就是要注意环境的洁净度，不然会有灰尘。

为什么这么回答不好：

1.专业度浅薄：对“最熟悉”模块的描述停留在科普层面，仅描述了教科书式的基本流程（涂

胶-曝光-显影），缺乏工业级工艺的参数控制认知。

2.缺乏工程思维：未提及光刻中的核心难点（如分辨率公式、焦深控制、套刻精度等），

也没有提到实际生产中可能遇到的问题。

3.用词随意：使用“印到硅片上”、“照相一样”等口语化表达，显得不够严谨，无法体现资深

工程师的素养。

高分回答示例：

半导体制造的核心八大工艺通常指：扩散（Diffusion）、氧化（Oxidation）、光

刻（Photolithography）、刻蚀（Etching）、离子注入（IonImplantation）、薄

膜沉积（Deposition,PVD/CVD）、化学机械抛光（CMP）以及金属化

（Metallization）。

在之前的项目中，我主要深耕于刻蚀（Etching）工艺，特别是针对PolyEtch的

制程控制。刻蚀的核心原理是利用化学反应或物理轰击将未被光刻胶保护的区域去

除，从而实现图形转移。在实际产线中，我主要关注三个关键维度的平衡：

1.刻蚀速率与选择比（Selectivity）：比如在刻蚀多晶硅栅极时，必须精确控制Cl2和HBr

气体的配比。利用HBr生成挥发性较弱的副产物保护侧壁，同时确保对底层薄栅氧（Gate

Oxide）的高选择比，防止Punchthrough（击穿）导致器件失效。

2.各向异性（Anisotropy）控制：为了保证垂直的Profile，我会调节BiasPower来控制离

子轰击的方向性，同时引入少量O2参与侧壁PassivationLayer（钝化层）的形成，防止

SideEtch（侧蚀）导致的CDLoss。

3.均匀性（Uniformity）调节：针对12寸晶圆边缘刻蚀速率较快的问题，我曾通过调节线

圈电流分布（对于ICP机台）和边缘气体注入量，将全片均匀性（3sigma）从5%优化至

2%以内。

这一模块的调试经验让我深刻理解到，工艺不仅仅是照方抓药，更是对物理化学参

数的动态平衡管理。

Q2：在CVD（化学气相沉积）工艺中，StepCoverage（台阶覆盖率）不佳通

常是由哪些参数导致的？如何优化？

❌不好的回答示例：

StepCoverage不好通常是因为深宽比太大了，洞太深填不进去。或者是气体进不

去底部。

解决办法的话，我觉得可以把温度升高一点，或者把压力调低一点。如果还是不

行，就换一种沉积方法，比如用ALD，虽然慢但是覆盖好。或者检查一下是不是喷

淋头堵了，导致气体分布不均匀。总之就是调整那些基本参数试一试，直到能填满

为止。

为什么这么回答不好：

1.归因单一：仅提到了深宽比和气体进不去，没有解释物理原理（如粘附系数、表面迁移

率）。

2.参数逻辑混乱：提到“升高温度”，但在某些CVD反应中，升温反而可能导致反应速率过

快而堵塞孔口，降低覆盖率，缺乏具体场景分析。

3.缺乏系统性：“试一试”这种表述暴露了缺乏DOE（实验设计）思维，显得解决问题靠运

气而非理论支撑。

高分回答示例：

在CVD工艺中，StepCoverage不佳主要表现为台阶底部的膜层过薄或出现空洞

（Void），这通常由几何遮蔽效应和反应动力学限制共同导致。具体来说，当反应

前驱体的粘附系数（StickingCoefficient）过高，或者表面迁移率（Surface

Mobility）过低时，反应物会在沟槽顶部快速沉积，导致“夹断（Pinch-off）”现

象。

针对这一问题，结合我过往调试TEOSoxide工艺的经验，通常采取以下优化策

略：

1.降低工艺压力（Pressure）：降低压力可以增加气体分子的平均自由程（MeanFree

Path），减少气相中的碰撞，使更多的反应物能直接到达深孔底部，从而改善由于扩散限

制导致的覆盖不均。

2.调整沉积温度（Temperature）：这需要权衡。通常情况下，适当降低温度可以将反应

控制在“表面反应限制区（SurfaceReactionLimited）”，降低反应速率，给反应物更多时

间扩散到底部。但对于某些金属CVD，适当升温有助于提高表面原子的迁移率，使沉积

物更均匀地铺展。我会根据具体的Arrheniusplot（阿伦尼乌斯图）来确定最佳温区。

3.优化气体流量比：比如在钨（W）CVD中，调节SiH4/WF6的成核比例，或者增加稀释

气体（如Ar/N2）的流量来降低分压，防止顶部生长过快。

在最近的一个ViaFilling项目中，我通过将压力降低20%并微调沉积温度，成功解

决了高深宽比接触孔的中心空洞问题，良率提升了约1.5%。

Q3：请解释DryEtch（干法刻蚀）中各向异性和各向同性的区别，以及如何通

过调整气体配比来控制SideEtch（侧蚀）？

❌不好的回答示例：

各向同性就是往所有方向刻蚀速度都一样，刻出来像个碗。各向异性就是只往下

刻，侧面不刻，刻出来是垂直的。

控制侧蚀的话，就要多用物理轰击，少用化学反应。比如多加点轰击的气体，少加

点反应的气体。如果要防止侧蚀，就加点能形成聚合物的气体，把侧壁保护起来，

这样就不会往旁边刻了。具体加什么气要看刻的是什么材料。

为什么这么回答不好：

1.表述过于通俗：“刻出来像个碗”虽然形象但不够专业，应使用“Undercut（钻蚀）”等术

语。

2.机理阐述不全：仅提到了物理轰击，忽略了“离子辅助化学刻蚀”这一干法刻蚀的核心机

制。

3.缺乏具体案例：只有理论概念，没有结合具体的工艺化学体系（如Si刻蚀中的Cl2/O2或

SiO2刻蚀中的C4F8/O2）进行说明，显得空泛。

高分回答示例：

在干法刻蚀中，各向同性（Isotropic）指刻蚀速率在各个方向上相同，通常由纯

化学反应主导，容易产生钻蚀（Undercut）；各向异性（Anisotropic）指垂直

方向刻蚀速率远大于横向速率，这是实现高密度微细图形（如FinFET栅极）的关

键，主要依靠离子轰击和侧壁钝化机制。

控制SideEtch的核心在于平衡刻蚀剂（Etchant）与钝化剂

（Passivator/Inhibitor）的配比：

1.增强侧壁保护（Polymerformation）：以硅刻蚀为例，如果发现CDBias偏大（侧蚀

严重），我会增加成膜气体。例如在HBr/Cl2体系中增加HBr比例，或引入少量O2。O2会

与Si及光刻胶反应生成SiOyCz类聚合物，沉积在侧壁上。由于侧壁不受垂直离子轰击，

这层钝化膜能有效阻挡化学腐蚀。

2.调节离子能量（BiasPower）：提高BiasPower可以增强离子的垂直方向性，去除底

部的钝化层推进刻蚀，同时减少离子散射造成的侧壁攻击。

3.化学气体的C/F比调节：在介质刻蚀（SiO2）中，我会选择高C/F比的气体（如C4F8代

替CF4）。高碳含量有利于在侧壁形成较厚的氟碳聚合物，从而抑制侧向刻蚀，获得更垂

直的Profile。

在实际操作中，这是一场动态博弈：钝化气太多会导致EtchStop或斜度（Taper）

过大，太少则会导致Bowing（侧面弓形），必须通过DOE找到最佳窗口。

Q4：如果让你设计一个DOE（实验设计）来寻找最佳的刻蚀速率和均匀性平衡

点，你会选择哪种DOE模型？为什么？

❌不好的回答示例：

我会做一个全因子实验。因为这样最全面，把所有参数的组合都跑一遍，肯定能找

到最好的点。比如压力、功率、气体流量，每个选三个水平，然后跑27片晶圆。

虽然这样比较浪费片子，但是数据最准。如果老板觉得太贵，那我就用正交实验

法，挑几个有代表性的点跑一下，大概看个趋势。最后选出刻蚀速率快而且均匀性

好的那组参数就行了。

为什么这么回答不好：

1.成本意识缺失：在半导体制造中，全因子实验（FullFactorial）对于多因素多水平来说

成本极高且耗时，直接提出这种方案显得缺乏工程经验。

2.方法论简单：仅提到了全因子和正交表，未提及更适合工艺窗口优化的RSM（响应曲面

法）。

3.忽略交互作用：半导体工艺参数间往往存在复杂的交互作用（如压力和功率的耦合），

简单的正交实验可能无法解析这些非线性关系。

高分回答示例：

针对刻蚀速率（ER）和均匀性（Uniformity）的优化，通常涉及多个连续变量

（ICP功率、Bias功率、压力、气体流量等），我会优先选择响应曲面法（RSM-

ResponseSurfaceMethodology），具体通过中心复合设计（CCD）**或

**Box-Behnken设计来实施。

选择RSM模型的理由如下：

1.非线性建模能力：刻蚀工艺往往不是线性的。例如，随着压力升高，均匀性可能先变好

后变差（呈现“碗状”或“穹顶状”分布）。RSM能够拟合二次方程，帮我找到这种曲率变化

的极值点，这是简单的两水平筛选实验（ScreeningDesign）做不到的。

2.效率与成本平衡：相比全因子设计，CCD通过引入中心点（CenterPoints）和轴点

（AxialPoints），能以较少的实验次数（Run数）获得高质量的统计数据，同时评估实验

误差和模型的拟合优度（R-square）。

3.多目标优化（Optimization）：ER和Uniformity往往是Trade-off关系（例如提高边缘ER

可能牺牲整体均匀性）。利用JMP或Minitab软件的PredictionProfiler，我可以设置“最大

化ER”同时“最小化非均匀性”的DesirabilityFunction，直观地找到两者的最佳平衡窗口

（ProcessWindow）。

实际执行时，我会先进行一轮小规模的筛选实验（Screening）锁定关键因子，再

对关键因子进行RSM建模，确保用最少的DummyWafer拿到最可靠的工艺配方。

Q5：在光刻工艺中，什么是驻波效应（StandingWaveEffect）？通常使用什

么方法来消除它？

❌不好的回答示例：

驻波效应就是光照下去以后，遇到硅片表面反射回来，和入射光撞在一起，导致光

强分布不均匀。

结果就是光刻胶侧壁会有波浪一样的纹路，看起来不平整，影响线宽控制。

消除的方法是在光刻胶下面涂一层防反射层，叫BARC。或者在曝光后加热一下，

让光刻胶里的成分扩散一下，把那个波浪给平滑掉。主要就是这两个办法。

为什么这么回答不好：

1.描述不够精确：虽然原理大概说对了，但缺乏专业术语（如干涉、波腹、波节），显得

不够严谨。

2.缺乏深度：对于PEB（曝光后烘烤）的机理描述过于直白（“平滑掉”），没有解释酸的

扩散机制。

3.结构松散：回答过于口语化，没有体现出工程师对于光刻光学特性的深入理解。

高分回答示例：

驻波效应是光刻中常见的光学现象。当入射光穿过光刻胶到达基底（如硅或金属

层）表面时，会发生反射。反射光与入射光发生干涉（Interference），在光刻胶

厚度方向上形成周期性的光强极强点（波腹）和极弱点（波节）。显影后，光刻胶

侧壁会呈现出阶梯状或波纹状的形貌（Scalloping），严重影响CD（关键尺寸）

控制和分辨率。

在实际工艺中，我们主要通过以下“一前一后”两种手段来消除驻波效应：

1.使用底部抗反射涂层（BARC,BottomAnti-ReflectiveCoating）：这是最根本的解决

方法。在涂布光刻胶之前，先旋涂一层BARC材料。BARC的折射率和厚度经过精心设

计，能够利用破坏性干涉原理或吸收原理，最大限度地吸收穿透光刻胶的光线，将基底反

射率降至最低，从而切断驻波形成的根源。

2.优化曝光后烘烤（PEB,PostExposureBake）：在曝光后、显影前进行高温烘烤。

在化学放大胶（CAR）中，PEB不仅催化去保护反应，更重要的是利用热能驱动光致酸

产生剂（PAG）产生的酸进行短距离热扩散。这种扩散可以平滑由驻波引起的光敏剂浓

度呈正弦分布的梯度，将由于干涉导致的垂直方向上的“波纹”模糊化，从而使显影后的侧

壁更加平直。

Q6：描述一下你处理过的最棘手的ProcessExcursion（工艺偏移）事件，你

是如何定位RootCause的？

❌不好的回答示例：

有一次我们的刻蚀机台突然报警，良率掉了很多。我赶紧去看Log，发现功率有点

波动。

然后我就叫设备工程师来修，他们换了射频发生器，结果还是不行。后来我们把那

个腔体打开清洗了一遍，重新做了一次PM，还是不行。

最后实在没办法，把所有备件都换了一遍，发现是一个流量计坏了，读数不准。换

了流量计就好了。那个问题搞了两天，确实挺棘手的，因为没有任何报警，全靠一

个个试。

为什么这么回答不好：

1.缺乏逻辑排查框架：表现为“乱枪打鸟”，换完零件洗腔体，洗完不行再换备件，没有体现

出系统的排查思路（如共通性分析、分段验证）。

2.被动应对：主要是依赖设备工程师（Vendor/EE）去修，自己作为工艺工程师（PE）的

分析价值未体现。

3.结论简单：“流量计坏了”是一个常见的硬件故障，如果没有解释为什么Log没报警、为什

么SPC没抓到，就显得技术含量很低。

高分回答示例：

在之前负责28nm金属栅极刻蚀时，曾遇到过一次严重的CD（关键尺寸）整体偏小

导致的良率跳水事件，且机台无任何Alarm，InlineSPC也未超很多，但WAT电性

测试彻底Fail。

我的排查与解决思路如下：

1.紧急围堵与共通性分析（CommonalityCheck）：首先Hold住所有在制产品，防止损

失扩大。利用EDA系统对比Fail批次和Pass批次，排除了光刻CD、掩膜版、特定光刻胶

批次的影响，最终锁定故障源于某台特定的EtchChamber。

2.数据挖掘与物理验证：检查该Chamber的FDC（FaultDetectionandClassification）数

据，发现通过该机台的晶圆，其BiasVoltage虽然在Spec内，但呈现缓慢下降趋势。我怀

疑是腔体环境或硬件老化。

3.分段排查（Partition）：

首先怀疑是聚合物堆积，进行了WAC（WaferlessAutoClean）和RunDummy，无

效。

其次怀疑是气体流量漂移，使用RateofRise（ROR）检查，正常。

锁定真因：我坚持对下电极（ESC）的温度控制进行实测，发现虽然软件显示温度设

定为60℃，但实际接触式测温仅为52℃。进一步检查发现冷却液循环管路中有微小气

阻，导致散热效率改变，影响了晶圆表面反应速率和聚合物沉积平衡。

4.解决与预防：排气并更换冷却液后，温度恢复，CD回到Target。事后，我修改了FDC模

型，增加了对ESC背吹氦气泄漏率和温度响应时间的灵敏度监控，杜绝此类隐形故障再

次发生。

Q7：对于PVD工艺，如何改善靶材利用率（TargetUtilization）？

❌不好的回答示例：

PVD靶材很贵的，利用率低确实浪费钱。要改善的话，我觉得可以调整磁铁的位

置，让它转得范围大一点。

因为磁控溅射都是只打那一个跑道圈，中间和旁边都打不到。如果能设计一种磁

铁，让它在后面乱动，就能把靶材打得均匀一点。还有就是把靶材做厚一点，或者

回收再利用。另外，工艺参数如功率大小可能也有影响，可以优化一下。

为什么这么回答不好：

1.表述不专业：“乱动”、“打那一个跑道圈”等词汇过于随意，应使用“刻蚀环（Erosion

Track）”、“磁场分布”等术语。

2.方案可行性低：“把靶材做厚”并不能提高利用率（百分比），只能增加单块寿命；“回收

再利用”属于供应链范畴，非工艺工程师核心职责。

3.缺乏具体技术细节：仅仅泛泛而谈调整磁铁，没有提到具体的磁场设计或扫描模式。

高分回答示例：

在PVD（磁控溅射）工艺中，由于磁场束缚电子在靶材表面做螺旋运动，导致靶材

刻蚀集中在特定的“跑道（RaceTrack）”区域，利用率通常较低（往往低于

40%）。提高利用率是降低CoC（CostofConsumable）的关键，主要有以下几

种工程手段：

1.优化磁控管（Magnetron）设计：这是最核心的方法。通过采用旋转磁铁（Rotating

Magnet）或设计复杂的磁场扫描路径，使由于磁场产生的等离子体高密度区在靶材表面

动态移动，从而扩大刻蚀区域（ErosionArea），使“跑道”变宽甚至覆盖整个靶面。

2.改进靶材形状与背板设计：针对已知的高侵蚀区域，可以使用轮廓化（Profiled）靶材设

计，即在刻蚀快的区域增加靶材厚度，在刻蚀慢的区域减薄，使整个靶材在寿命终点时能

更均匀地被消耗透。

3.工艺参数微调：适当调整工艺压力和磁场强度，改变等离子体的分布密度。但在实际生

产中，这通常受到薄膜均匀性和台阶覆盖率要求的限制，调整空间有限。

4.电磁线圈（ElectromagneticCoil）辅助：在某些先进机台中，外部增加辅助线圈来改

变磁力线分布，动态调节等离子体的聚焦位置，从而在ProcessLife全周期内均匀消耗靶

材。

Q8：请解释CMP（化学机械抛光）中的Dishing（碟陷）和Erosion（侵蚀）现

象及其产生原因。

❌不好的回答示例：

Dishing就是磨得凹下去了，像个盘子一样。Erosion就是周围的绝缘层也被磨掉太

多了。

原因通常是磨过头了（OverPolish）。比如铜比绝缘层软，磨的时候铜下去了，

绝缘层还在，就叫Dishing。如果线排得很密，那一块整体都磨下去了，就叫

Erosion。解决办法就是少磨一点，或者换好一点的研磨液，要有选择性的那种。

为什么这么回答不好：

1.定义不够精准：虽然定性描述基本正确，但没有明确指出发生的具体区域（宽金属线vs

密集阵列区域）。

2.机理分析浅显：仅提到“软硬”差异，未深入解释CMP中化学作用与机械作用对不同材料

的选择性差异以及图形密度的影响。

3.缺乏专业度：术语使用不足，未提及PatternDensity（图形密度）这一关键因子。

高分回答示例：

Dishing和Erosion是CMP工艺中典型的平坦化缺陷，主要源于材料去除速率的差

异和图形密度的影响：

1.Dishing（碟陷）：

现象：主要发生在宽金属线（WideLine）区域。金属（如Cu）表面的中心位置凹

陷，低于周围的介质平面。

原因：在CuCMP中，由于铜相对较软且易被化学腐蚀，而阻挡层（如TaN）和电介

质较硬。当阻挡层露出后，抛光垫（Pad）在压力作用下发生弯曲变形，伸入宽铜线

的中心区域继续研磨，导致铜过度损耗。

2.Erosion（侵蚀）：

现象：主要发生在高密度布线区（HighPatternDensity）。该区域的金属和介质整

体厚度均低于周边宽阔场区（FieldArea）的氧化层厚度。

原因：在密集区域，由于支撑的介质面积小，局部压强较大，导致整体去除速率高于

周边稀疏区域。随着OverPolish的进行，该区域的介质和金属被同时快速磨去，形成

局部塌陷。

解决策略：工程上通常通过引入DummyFill（虚设金属填充）来均匀化图形密

度，减少大面积铜区和高密度区的差异；同时优化Slurry的高选择比（High

Selectivity），使其在接触到阻挡层时能自动停止（Self-stopping）。

Q9：如果InlineSPC（统计过程控制）图表显示某台机台出现连续7个点在均值

一侧（Ruleof7），但所有点都在规格线（SpecLimit）内，你会怎么做？

❌不好的回答示例：

既然都在SpecLimit里面，说明产品是合格的，应该没什么大问题。

不过连续7个点在一边，可能有点趋势。我会先观察一下，看看第8个点会不会回

来。如果还在那边，我就去问问设备有没有动过什么参数。或者我手动调整一下，

把它拉回来。只要不出Spec，通常不用停机，毕竟产量很重要。

为什么这么回答不好：

1.忽视统计学意义：“Ruleof7”在统计学上发生的概率极低（0.5^7），这表明过程已经发

生了非随机性的偏移（Shift），必须采取行动，而不仅仅是“观察”。

2.风险意识淡薄：等到出Spec再处理是典型的“救火”思维，而非“过程控制”思维。

3.盲目调整：提到“手动把它拉回来”，这是非常危险的“Tampering（乱干预）”，如果没有

找到根本原因就调整，只会增加过程的变异（Variance）。

高分回答示例：

遇到“Ruleof7”（或WesternElectric规则中的趋势法则），即使数据仍在Spec

Limit内，我也判读为OOC（OutofControl），这表明工艺中心发生了系统性的

Shift（偏移），而非随机波动。必须立即介入，防止后续发生OOS（Outof

Spec）。

我的行动步骤如下：

1.Stop&Check（停机/挂起检查）：暂停该机台跑货，防止潜在风险扩大。

2.关联性分析（Correlation）：检查这7个点对应的时间段内发生了什么事件。

机台端：是否刚做过PM？是否更换了气体钢瓶或靶材？（比如新靶材可能导致沉积

速率整体偏高）。

耗材端：是否使用了新批次的光刻胶或研磨液？

量测端：检查是否是Metrology机台本身的Baseline漂移。

3.RootCause定位：假设发现是CVD机台的加热器老化导致温度轻微下降，从而引起膜

厚连续偏薄。

4.纠正措施（CorrectiveAction）：确认真因后，进行针对性的硬件校准或更换。如果确

认是正常的耗材生命周期漂移（如CMPPad磨损），可以适度调整Recipe时间进行补偿

（Centering），但必须记录在案（OCAP）。

5.放行与监控：跑MonitorWafer验证回到中心值后，恢复生产，并密切监控后续3-5个批次

的数据。

Q10：在离子注入（Implantation）后，为什么要进行退火（Annealing）？快

速热退火（RTA）与炉管退火的区别是什么？

❌不好的回答示例：

离子注入是把离子打进去，打的时候会把硅片打坏，会有损伤。退火就是加热，把

这些损伤修好。

RTA就是快，炉管就是慢。现在大家都用RTA，因为效率高，几秒钟就搞定了。炉

管要烧好几个小时，太慢了。不过炉管可能烧得更透一点。主要区别就是时间长短

不一样。

为什么这么回答不好：

1.功能描述不全：只提到了“修补损伤”，漏掉了至关重要的“杂质激活（Activation）”。

2.技术对比肤浅：仅从“快慢/效率”角度对比，未涉及“热预算（ThermalBudget）”、“杂质

扩散（Diffusion）”等核心工艺考量。

3.绝对化表述：“现在大家都用RTA”是不准确的，炉管在某些长时驱动扩散工艺中仍不可替

代。

高分回答示例：

离子注入后必须进行退火，主要有两个核心目的：

1.晶格修复（CrystalRestoration）：高能离子轰击会破坏硅单晶结构，形成非晶层或点

缺陷，退火利用热能使原子重排，恢复单晶结构。

2.杂质激活（DopantActivation）：注入的杂质原子通常处于间隙位置，不具备电活性。

退火使其进入晶格替代硅原子位置，从而提供自由载流子。

RTA（RapidThermalAnnealing）与炉管退火（Furnace）的区别：

RTA（快速热退火）：

特点：升降温极快（几十到几百℃/s），高温停留时间短（秒级）。

优势：低热预算（LowThermalBudget）。在激活杂质的同时，能最大程度地抑

制杂质的瞬态增强扩散（TED），这对于先进节点下形成浅结（ShallowJunction）和

陡峭的掺杂分布（SteepProfile）至关重要。

Furnace（炉管退火）：

特点：批量处理，升降温慢，时间长（小时级）。

应用：适用于需要深结扩散（Drive-in）的工艺，或者对热应力敏感、需要极高温度

均匀性的制程。但在先进逻辑制程中，为了控制短沟道效应，已逐渐被RTA和更先进

的毫秒级退火（MSA/LaserAnneal）取代。

Q11：什么是LoadingEffect（负载效应）？在刻蚀工艺中如何补偿微观负载效

应？

❌不好的回答示例：

负载效应就是晶圆上图形有的地方密，有的地方稀，刻蚀速度不一样。

通常是密的地方刻得慢，因为气体进不去。稀的地方刻得快。

补偿的话，就是调整一下气流和压力。或者把时间延长一点，让慢的地方也刻完，

但是这样快的地方可能会过刻。这也是没办法的事，只能找个中间值。

为什么这么回答不好：

1.机理描述单一：仅解释了“气体进不去”（传输限制），未解释“反应物耗尽”（Micro-

loading的核心）。

2.混淆概念：容易将Macro-loading（全片负载）和Micro-loading（微观负载/ARDE）混为

一谈。

3.解决方案消极：“这也是没办法的事”显示出缺乏解决问题的能力。实际上有明确的参数调

节策略（如降低压力、低温等）。

高分回答示例：

LoadingEffect指刻蚀速率受图形密度或表面积影响的现象。主要分为Macro-

loading（整片晶圆级，开口率大则速率慢）和Micro-loading（微观级）。

其中微观负载效应（常称为ARDE-AspectRatioDependentEtching）特指：

在同一晶圆上，宽沟槽（OpenArea）刻蚀速率快，而窄沟槽或高深宽比孔穴刻蚀

速率慢。其核心机理是克努森扩散（KnudsenDiffusion）限制和局部反应物耗

尽——窄缝中反应物难以进入，生成物难以排出。

补偿与优化策略：

1.降低工艺压力（LowPressure）：这是最有效的方法。低压增加了气体分子的平均自

由程，增强了垂直方向的传输能力，减小了宽窄结构间的气体交换差异。

2.降低晶圆温度：低温可以降低化学反应速率，使工艺从“传输限制主导”转向“表面反应限

制主导”。当反应本身很慢时，反应物供应的微小差异就不会造成显著的速率差。

3.增加刻蚀剂流量：保证全局反应物过量（Supplylimited->Reactionlimited），减少因

局部浓度耗尽导致的速率下降。

4.引入脉冲刻蚀（PulsedEtch/ALE）：通过周期性的“吸附-反应-解吸”步骤，将传输过程

和反应过程在时间上分开，彻底消除图形密度对瞬时速率的影响。

Q12：假设你的产线良率突然下降了1%，WAT（晶圆接受测试）数据显示阈值

电压（Vt）异常，你会优先检查哪些工艺环节？

❌不好的回答示例：

Vt不对肯定是离子注入出了问题。我会先去查注入机的Dose准不准。

如果注入没问题，那可能是热处理的时间不对，导致扩散变了。或者栅极氧化层厚

度不对。

反正就是把这几个相关的机台Log都看一遍。如果是突然下降，可能是哪台机器刚

才报警了。先查Implant，再查Furnace。

为什么这么回答不好：

1.逻辑跳跃：虽然列举了可能的环节，但缺乏系统性。没有区分Vt是偏高还是偏低（Shift

方向决定了排查方向）。

2.忽略几何尺寸影响：Vt不仅受掺杂影响，还深受物理尺寸（如GateLength/CD）的影响

（短沟道效应），这是极高频的工艺波动源，回答中完全被忽略。

3.排查手段单一：仅提到看Log，未提及利用InlineMetrology数据（如膜厚、CD）进行关

联分析。

高分回答示例：

阈值电压（Vt）是MOSFET最关键的电性参数。面对Vt异常导致的良率下降，我会

根据Vt=Vfb+2φb+(√2qεN(2φb))/Cox这一物理公式，结合实测数据（Vt

偏高还是偏低）进行分层排查：

1.优先排查物理尺寸（CD-CriticalDimension）：

GateLength(Lg)：这是最常见的波动源。利用InlineSEM数据检查光刻和刻蚀后的

GateCD。如果Lg变短，受短沟道效应（Roll-off）影响，Vt通常会大幅降低。

2.检查栅氧化层厚度（Tox）：

Vt与Tox成正比。检查GateOxide炉管或沉积机台的膜厚监控数据（Ellipsometer）。

Tox哪怕几个埃的波动都会显著改变Vt。

3.排查掺杂浓度（DopingConcentration）：

ChannelDoping：检查VT调整注入（VtImplant）步骤的机台Log，确认Dose和

Energy是否稳定。

Halo/PocketImplant：如果是短沟道器件，Halo注入的角度和剂量异常会直接改变

DIBL特性，进而影响Vt。

4.热预算（ThermalBudget）变动：

检查后段RTA的温度校准。温度过高会导致杂质过度扩散，改变有效沟道掺杂分布。

5.电荷缺陷（Qot/Qit）：

若上述物理参数正常，需考虑界面态电荷或栅氧陷阱电荷。检查是否有等离子体损伤

（PID）或退火不充分。

我会将WAT数据与上述Inline数据进行CorrelationPlot（相关性作图），快速锁

定相关系数最高的因子。

Q13：请解释High-k介质材料为什么能降低漏电流？它通常配合什么类型的栅

极材料使用？

❌不好的回答示例：

High-k就是介电常数K值很高。以前用二氧化硅，但是做薄了以后漏电太厉害。

用了High-k材料，可以在保持电容不变的情况下，把膜做得厚一点。因为膜厚了，

电子就钻不过去了，所以漏电就少了。

它通常和金属栅极一起用，因为原来的多晶硅和High-k放在一起效果不好，会有费

米能级钉扎的问题。

为什么这么回答不好：

1.原理表述过于口语化：“电子钻不过去”应表述为“量子隧穿效应（QuantumTunneling）被

抑制”。

2.逻辑链条不完整：虽然提到了“膜做厚”，但没有引出EOT（等效氧化层厚度）这一核心概

念。

3.术语使用不足：提到了费米能级钉扎（FermiLevelPinning）是亮点，但还可以补充“多

声子散射”等对迁移率的影响。

高分回答示例：

随着制程节点微缩，为抑制短沟道效应，栅介质层（GateDielectric）必须不断减

薄。当传统的SiO2减薄至1.2nm以下时，直接量子隧穿（DirectTunneling）效

应会导致栅极漏电流（GateLeakage）呈指数级上升，带来不可接受的功耗。

High-k（高介电常数）材料降低漏电的机理：

根据电容公式，在维持相同的栅电容（即相同的栅控能力）前提下，

使用高k值材料（如HfO2，k~25）替代低k的SiO2（k~3.9），可以显著增加物理

厚度（d）。

引入EOT（等效氧化层厚度）概念：。

通过High-k材料，我们可以在保持较小EOT（高性能）的同时，拥有较大的物理厚

度。较厚的物理势垒有效阻断了电子的量子隧穿，从而大幅降低漏电流（可降低几

个数量级）。

配合材料：

High-k通常必须配合金属栅极（MetalGate）使用（即HKMG工艺）。原因在

于：

1.消除多晶硅耗尽效应（PolyDepletion）：金属有极高的载流子浓度。

2.解决费米能级钉扎（FermiLevelPinning）：Poly-Si/High-k界面存在高密度的界面

态，导致阈值电压不可控。金属栅极可以通过调节自身功函数（WorkFunction）来精确

匹配NMOS和PMOS的Vt需求。

Q14：在生产线上，如果Operator（操作员）误操作导致一批晶圆报废

（Scrap），作为工艺工程师，你如何处理这类人为失误并防止复发？

❌不好的回答示例：

如果报废了，首先要批评教育操作员，让他写检讨，记过处分，这样他下次就不敢

了。

然后我会把这个事情通报给所有人，让大家引以为戒。

防止复发的话，就是在SOP里用红字标出来，让他操作的时候多看两眼。或者多安

排几个人互相监督。主要还是责任心的问题。

为什么这么回答不好：

1.管理理念落后：典型的“责备文化（BlameCulture）”。依靠惩罚不仅不能解决问题，还

会导致隐瞒不报。

2.措施无效：“写检讨”、“标红字”属于行政手段，无法从根本上防止物理上的误操作。

3.缺乏工程防错思维：没有提到SystemInterlock（系统互锁）或Poka-yoke（防呆设

计）。

高分回答示例：

面对人为失误（HumanError），我的处理原则是“对事不对人”，核心在于优化系

统而非责备个人。

1.应急处理：确认受损晶圆状态，能Rework的立即Rework，不能的走Scrap流程，并第一

时间通知生产计划（PC）部门补产，降低对客户交付的影响。

2.根本原因分析（Why-WhyAnalysis）：

不问“是谁做的”，而问“为什么系统允许他这么做”。

是因为SOP描述不清？机台UI界面容易误导？还是培训考核不到位？

3.实施防呆措施（Poka-yoke）：这是防止复发的关键。

系统互锁（Interlock）：例如，如果OP选错了Recipe（如在铝刻蚀机台选了硅刻蚀

配方），RMS（配方管理系统）应自动比对ProductID，发现不匹配则强制机台无法

Start。

硬件防错：例如，如果是装载错误，设计物理卡槽使得只有正确的Cassette方向才能

放入。

流程优化：引入Barcode/RFID扫描枪，取代人工输入批次号，消除手动录入错误。

4.闭环验证：措施实施后，观察一个月，确认该类错误彻底消失，并更新FMEA文档。

Q15：描述一下你对FMEA（失效模式与影响分析）的理解，并举一个你实际做

过的FMEA案例。

❌不好的回答示例：

FMEA就是事先想想哪里可能会出问题，然后打个分，看看哪个风险最大，然后改

一下。

我做过的案例是，有一次我们担心刻蚀机台会掉微粒。我们就分析，可能的原因是

清洗不干净，或者是部件老化。影响就是良率下降。我们就把清洗频率提高了一

点。这个就是FMEA。

为什么这么回答不好：

1.定义笼统：没有提到RPN（风险优先数）、Severity（严重度）、Occurrence（发生

度）、Detection（探测度）这三个核心维度。

2.案例简陋：缺乏量化分析。只是简单的“担心”和“提高频率”，没有体现FMEA作为结构化

工具的严谨性。

3.缺乏闭环：没有提到措施实施后RPN值的重新评估与下降。

高分回答示例：

FMEA是一种预防性的质量工具，旨在产品或工艺设计阶段识别潜在失效模式，并

通过计算RPN（风险优先数=严重度S×发生度O×探测度D）来排列优先级，

制定改进措施。

实战案例：CVD机台气体流量异常的ProcessFMEA

1.失效模式：TEOS气体流量在工艺中途发生漂移。

2.风险评估（Pre-improvement）：

S(严重度)=9：流量漂移导致膜厚不均，可能造成后续CMP抛光穿底，导致整片报

废，后果严重。

O(发生度)=5：历史数据显示MFC（流量计）每半年偶发一次不稳定。

D(探测度)=7：现有FDC系统仅在Run完后报警，无法实时拦截，探测能力滞后。

RPN=315（高风险）。

3.改进措施：

我们将FDC系统的采样频率从1Hz提升至10Hz，并设置了基于Trace的实时Interlock

（互锁）。一旦流量偏离Target+/-2%超过3秒，机台立即自动暂停（SoftStop）。

4.结果验证（Post-improvement）：

严重度S不变，发生度O不变（硬件属性），但探测度D降为2（系统能即时发现并止

损）。

新RPN=9×5×2=90。成功将高风险降级为可控风险。

Q16：在湿法清洗（WetClean）中，SC-1和SC-2溶液分别主要去除什么类型

的污染物？

❌不好的回答示例：

SC-1是氨水和双氧水，SC-2是盐酸和双氧水。

SC-1主要用来洗灰尘和有机物。SC-2主要用来洗金属污染。

洗的时候都要加热，还要配合超声波。洗完之后要用水冲干净，然后烘干。这就是

RCA清洗的标准流程。

为什么这么回答不好：

1.正确但基础：内容基本正确，但属于本科生背书水平，缺乏对微观机理的解释（如Zeta

电位）。

2.缺乏细节：未提及“刻蚀/氧化”的循环机制，也未提及SC-1如果不加保护可能导致表面粗

糙度变差的问题。

高分回答示例：

RCA清洗是半导体最经典的湿法工艺，SC-1和SC-2各司其职：

1.SC-1(StandardClean1)：

配方：NH4OH:H2O2:H2O（通常1:1:5或更稀释）。

去除目标：颗粒（Particles）**和**有机沾污。

机理：

氧化/微刻蚀：H2O2氧化硅表面，NH4OH微量刻蚀氧化层，通过不断的“氧化-刻

蚀-剥离”过程将颗粒从表面移除。

Zeta电位控制：碱性环境下，硅片表面和颗粒表面均带负电（Zeta电位为负），

利用同性电荷的静电排斥力防止颗粒再次吸附。

2.SC-2(StandardClean2)：

配方：HCl:H2O2:H2O。

去除目标：金属离子沾污（特别是碱金属和过渡金属，如Fe,Cu,Al）。

机理：酸性环境极强地溶解金属氧化物/氢氧化物，并与金属离子形成可溶性的络合物

（Complex），从而将其溶入清洗液中带走。H2O2的存在则在硅表面留下一层致密

的化学氧化层（ChemicalOxide），保护表面不被再次污染。

Q17：遇到机台报警（Alarm）停机，而产线急需这批货（HotLot），你会如

何权衡风险与产出？

❌不好的回答示例：

如果报警不严重，我就把报警消除（Reset），然后让人盯着把这批货跑完。毕竟

是HotLot，交货延期会被客户骂。

如果是严重的报警，那就没办法了，只能停机修。或者看看有没有别的机台可以

跑。反正我会尽量跑，出了问题再想办法补救。

为什么这么回答不好：

1.赌徒心态：“报警不严重就Reset”是极度危险的操作，可能导致整批晶圆报废，甚至损坏

机台部件。

2.缺乏评估流程：没有任何风险评估步骤（如查看Monitor数据、咨询Vendor），直接凭借

直觉做决定。

3.违背工程伦理：质量（Yield）永远优于产出（Output），牺牲质量换产出是半导体制造

的大忌。

高分回答示例：

在半导体制造中，“QualityFirst,OutputSecond”是铁律。面对HotLot遇到

机台报警，我会严格按照OCAP（OutofControlActionPlan）执行，绝不盲

目Reset：

1.风险快速评估（RiskAssessment）：

解读AlarmCode含义。是关键工艺参数（如RFPower、GasFlow）超标，还是非关

键辅助系统（如Loadlock抽气稍慢）报警？

检查该机台上一批次的FDC数据和Metrology数据，确认是否有工艺漂移的趋势。

2.启用备用方案（BackupPlan）：

首选将Lot转至已Qual过的Backup机台生产，这是最安全且不影响交期的做法。

3.条件性放行（ConditionalRelease）——如果必须使用该机台：

如果报警确认为“FalseAlarm”或非关键模组故障（经设备工程师确认），且FDC

Trace正常。我会申请SplitLot（分批验证）：先跑1-2片MonitorWafer或Dummy

Wafer，测机台状态；再跑1片ProductWafer，立即送测（InlineMetrology）。

只有在量测数据完全HitTarget且无Defect的情况下，才签署RiskRelease单，并在全

程人工监控下跑完剩余晶圆。

4.事后复盘：跑完后立即Down机维修，并分析为何会出现报警，避免下次卡货。

Q18：什么是CDBias（关键尺寸偏差）？ADI（显影后检查）和AEI（刻蚀后

检查）的CD差异通常由什么引起？

❌不好的回答示例：

CDBias就是光刻出来的尺寸和刻蚀出来的尺寸不一样。

ADI是显影后测的，AEI是刻蚀后测的。通常刻蚀后会变小一点，因为被腐蚀了。

引起差异的原因可能是刻蚀时间太长了，侧面被刻掉了一些。或者光刻胶没盖好。

要减少这个差异，就要调整刻蚀的配方。

为什么这么回答不好：

1.定义不全：CDBias不仅包含ADI-AEIBias，还包含设计尺寸到晶圆尺寸的偏差。

2.方向性错误：刻蚀后不一定会“变小”，如果有聚合物沉积，CD甚至可能变大（Gain）。

3.机理单一：忽略了Metrology测量工具本身（如SEM光刻胶充电效应）带来的测量误差

（MeasurementBias）。

高分回答示例：

CDBias通常指AEICD（AfterEtchInspection）与ADICD（After

DevelopInspection）之间的差值（即）。这个偏差

反映了刻蚀工艺带来的图形尺寸变化。

ADI与AEI的CD差异主要由以下因素引起：

1.刻蚀带来的物理损耗/增益：

CDLoss(Shrink)：各向同性刻蚀导致的侧向钻蚀（SideEtch），或光刻胶在刻蚀

中被Erosion（侵蚀）导致后退，使得最终线条变细（LineCD变小）。

CDGain：如果刻蚀中生成了过厚的侧壁聚合物（Polymer），或者采用了倾斜的

TaperProfile，可能导致底部CD实测值变大。

2.光刻胶形貌（Profile）的影响：

ADI测量的是光刻胶顶端或中间的宽度。如果光刻胶本身是梯形（Sloped），而刻蚀是

垂直传递图形，那么底部的实际刻蚀宽度会与ADI测量值有几何偏差。

3.量测工具的系统误差（MetrologyBias）：

ADI测的是光刻胶（绝缘体），AEI测的可能是硅或金属。在CD-SEM下，电子束在不

同材料表面的充电效应（ChargingEffect）和边缘信号算法（Algorithm）不同，会导

致读数上的固有偏差。

工艺工程师的目标不是让Bias为零，而是让Bias稳定。只要Bias是可预测的，我们

就可以通过OPC（光学邻近修正）在掩膜版上进行预补偿。

Q19：请谈谈你对FinFET（鳍式场效应晶体管）结构的理解，相比Planar（平

面）结构，它在工艺上的最大挑战是什么？

❌不好的回答示例：

FinFET就是把晶体管立起来了，像鱼鳍一样。因为平面做太小了控制不住电流，立

起来就可以三面控制，漏电就少了。

工艺上的挑战嘛，我觉得主要是很难做。那个鳍很窄很高，容易倒。而且刻蚀的时

候很难刻垂直。还有就是光刻很难对准。总之就是越小越难做。

为什么这么回答不好：

1.描述过于浅显：停留在科普层面，没有涉及栅控能力（GateControllability）和全耗尽

（FullyDepleted）等物理概念。

2.挑战点不具体：只有定性的“难做”、“容易倒”，没有具体的工艺难点（如高深宽比刻蚀、

随形沉积、寄生电容）。

高分回答示例：

FinFET结构将传统的2D平面Channel转变为3D的“鳍（Fin）”状结构，栅极

（Gate）三面环绕沟道。其核心优势在于极大地增强了栅控能力（Gate

Controllability），有效抑制了短沟道效应，并能在低电压下提供更高的驱动电流

（I_on）。

相比Planar工艺，FinFET带来了巨大的工艺挑战，主要体现在以下几点：

1.高深宽比刻蚀（HighAspectRatioEtch）：Fin非常窄（<10nm）且高。刻蚀必须保证

极高的垂直度（VerticalProfile）和极低粗糙度（LER）。任何Fin的倾斜或宽度变化都会

直接导致Vt的巨大波动。

2.随形沉积（ConformalDeposition）：由于是3D结构，离子注入（Implantation）难以

均匀地打入侧壁，需要采用倾斜注入或改用固态源扩散/PLAD。同时，GateDielectric和

MetalGate的沉积必须完全包裹Fin，且厚度在顶部和底部要高度一致，这极度依赖先进

的ALD（原子层沉积）技术。

3.应力工程（StrainEngineering）的复杂化：在平面工艺中常用的SiGe源漏应力技术在

FinFET中更难实施，因为Fin的体积太小，难以维持应力，且容易产生位错缺陷。

4.寄生电容与电阻：3D结构虽然增加了驱动力，但也显著增加了栅极与源漏之间的寄生电

容（Cpar），工艺整合上需要引入Low-kSpacer等技术来抵消这一负面影响。

Q20：在薄膜沉积中，应力（Stress）过大导致晶圆弯曲（Warpage）或薄膜

剥落，你会调节哪些工艺参数来改善？

❌不好的回答示例：

应力太大确实会把片子弄弯。如果是张应力，我就让它变小点；如果是压应力，也

变小点。

调节参数的话，主要是温度和功率。温度低一点应力可能会小一点。还有就是沉积

慢一点。如果还是不行，就在背面也长一层膜，把它抵消掉。或者换一种材料。

为什么这么回答不好：

1.缺乏双模态思维：只有“变小”的概念，没有利用“张应力（Tensile）”和“压应力

（Compressive）”相互中和的配方调节思路。

2.参数方向不明：“温度低一点”并不一定能减小应力，有时热失配应力（Thermal

MismatchStress）反而是主导，需要具体分析。

3.解决手段被动：“背面长一层”是封装级的手段，在Front-end工艺中极少作为首选，因为

增加了工序和Particle风险。

高分回答示例：

薄膜应力分为本征应力（IntrinsicStress）**和**热应力（Thermal

Stress）。针对应力过大导致的Warpage或Peeling，通常通过以下参数进行微

调：

1.RFPower频率配比（针对PECVD）：这是调节应力最直接的手段。

高频（HF）通常产生拉应力（Tensile），低频（LF）利用离子轰击产生压应力

（Compressive）。通过调节HF/LF的功率配比或DutyCycle，可以精确地将薄膜应力

调至接近零（ZeroStress）或目标值。

2.沉积压力（Pressure）：

在物理气相沉积（PVD）中，降低压力会增加轰击粒子的能量，使薄膜更致密，倾向

于产生压应力；升高压力则由于ShadowingEffect产生多孔结构，倾向于张应力。

3.温度（Temperature）：

主要影响热应力（）。如果薄膜与基底的热膨胀系数（CTE）差异大，

可以通过调整沉积温度来减小冷却后的残余热应力。

4.化学计量比（Stoichiometry）：

在SiNx沉积中，改变Si/N比（调节SiH4/NH3流量）会显著改变晶格失配度，从而改变

本征应力。

实战策略：如果单层膜应力无法通过参数优化（比如必须要高密度的压应力膜），

我会采用应力补偿层（Stack）设计，即沉积一层压应力膜，再沉积一层张应力

膜，整体对外表现为低应力，同时保持各层的材料特性。

Q21：如何区分Defect（缺陷）是来源于光刻胶残留还是刻蚀后的聚合物

（Polymer）？你会用什么检测手段？

❌不好的回答示例：

如果不确定是残留还是聚合物，我会先拿显微镜看一下颜色。通常光刻胶残留比较

大，聚合物比较小。

如果看不出来，就拿去洗一下。用酸洗一下，如果没了就是聚合物，如果还在就是

光刻胶。或者直接用氧气灰化一下试试。

实在不行就切片（Cross-section），看看它的成分。反正只要能弄掉就行，主要

是在生产线上要快速判断，不能耽误太久，通常凭经验看形状就能猜个八九不离

十。

为什么这么回答不好：

1.方法论粗糙：“洗一下试试”是破坏性检测，无法还原现场，且没有提到非破坏性的成分分

析手段。

2.缺乏逻辑依据：仅凭大小和颜色判断极不准确，现在的纳米级缺陷在光学显微镜下很难

区分细节。

3.技术深度不足：未提及EDX（能谱）或AES（俄歇电子能谱）等核心材料分析工具。

高分回答示例：

区分PhotoresistResidue（PR残留）和EtchPolymer是排查Defect来源的关键

步骤。它们在化学成分和物理位置上通常有显著的Signature（特征），我的分析

逻辑如下：

1.缺陷分布与形貌分析（Mapping&Sem）：

首先查看KLADefectMap。如果是光刻胶残留，通常具有“重复性”或特定的光刻场

（Shot）分布特征；而聚合物往往表现为由于刻蚀微负载效应导致的局部堆积。

利用ReviewSEM观察。光刻胶残留通常形态不规则，且多位于图形的边缘或本来该开

孔的地方；而EtchPolymer常呈“兔耳状（RabbitEar）”出现在密集线条的顶端或侧

壁。

2.元素分析（MaterialAnalysis）：

这是最确凿的证据。我会申请EDX（能量色散X射线光谱）测试。

如果是PR残留，主要成分是C（碳），且通常含有光刻胶特有的S（硫）元素（源自

PAG光致酸产生剂）。

如果是EtchPolymer，通常会检测到F（氟）、Cl（氯）或刻蚀出的基底材料（如Si、

Al、Cu）。例如，在SiO2刻蚀后的聚合物中，