数字集成电路-从经典物理到智能设计 课件全套 1. 绪论-12. 其它逻辑门设计

数字集成电路设计‌1Introduction什么是集成电路引线接触点芯片互连封装钝化层芯片贴合引脚集成电路是通过半导体工艺将电子元件集成在芯片上的微型电路技术芯片是集成电路的物理载体和具体实现形式芯片是信息时代的隐形心脏通信技术工业自动化物联网医疗电子人工智能消费电子汽车工业片芯Reviewofhistory数字IC设计与之前相比有何不同?未来会如何发展变化?(1832)25,000parts£17,470小数点

十进制+-×÷两个循环存储执行流水线操作复杂性

成本!TheFirstComputer剑桥大学与著名诗人拜伦的独生女阿达合作ENIAC-Thefirstelectroniccomputer18,000电子管70000电阻10000电容6000继电器大小：长24m宽6m高2.5m速度：5000/sec重量：30吨功率：140kW平均无故障运行时间：7min被美国国防部用来进行弹道计算ENIAC电子数字积分计算机的简称ElectronicNumericalIntegratorAndComputer1946年2月15日世界上的第一台计算机诞生在宾西法尼亚大学（UniversityofPennsylvania）电子管计算机由于使用的电子管体积很大耗电量大易发热因而工作的时间不能太长晶体管的革命世界上第一个晶体管由威廉·肖克利约翰·巴丁和沃特·布拉顿于1947年12月16日在美国贝尔实验室发明三人因此共同获得1956年诺贝尔物理学奖‌‌

世界上第一块集成电路杰克·基尔比是集成电路的发明者也是集成电路广泛应用的推行者和见证者1958年他成功研制出世界上第一块集成电路2000年他被授予了诺贝尔物理学奖当时的美国总统比尔·克林顿您应当为这一成就感到自豪它为您赢得了声望并且您的劳动将使世世代代的人们提高生活品质他在笔记本上潦草地写下了一个头脑风暴如果公司用一块半导体材料制造整个电路会怎么样ECL(Emitter-CoupledLogic)射极耦合逻辑3-inputGateMotorola1966早期集成电路年份技术突破核心贡献者/公司意义1949结型场效应管理论肖克利贝尔实验室奠定FET器件理论基础1956首个RTL逻辑门RCA数字电路实用化起点1958锗基集成电路基尔比德州仪器集成电路时代开端1962TTL技术/Micrologic系列布依（TRW）/仙童半导体推动数字IC商业化与高性能化除了物理原理很多新工艺的发明也为集成电路的发展提供了条件

50年代美国人奥尔和肖克莱发明离子注入工艺56年美国人福勒发明扩散工艺60年卢克和克里斯坦森发明外延生长工艺70年斯皮勒和卡斯特兰尼发明光刻工艺使集成电路从点接触向平面工艺过渡早期集成电路新工艺的发明p-substraten+n+G（gate）S（source）D（drain）当价格不变时单个芯片上可容纳的元器件的数目约每隔18-24个月便会增加一倍性能也将提升一倍摩尔定律（Moore’slaw）在科技领域几乎无人不晓毫不夸张地说摩尔定义了一个时代摩尔定律1979年

16Bit2.9万晶体管

5到8MHz1.5µm1985年

32Bit27.5万晶体管

16到32MHz1µm8088Intel3861971年第一个微处理器2000多个晶体管10μmPMOS工艺1982年286微处理器13.4万个晶体管频率6MHz

8MHz

10MHz和12.5MHz4004技术演进1989年25到50MHz

1-0.8µm

32Bit120万晶体管Intel486Pentium1993年3月

32Bit310万晶体管

60到166MHz

0.8µm技术演进P6(奔腾Pro)1996年150to200MHz时钟频率196平方毫米550万晶体管(外部缓存)0.35微米4层金属3.3伏VDD>20瓦典型功率耗散功率387引脚技术演进1999年2月英特尔推出PentiumIII处理器整合950万个晶体管0.25μm工艺2002年1月推出的Pentium4处理器其整合5500万个晶体管采用0.13μm工艺2002年8月13日英特尔开始90nm制程的突破业内首次在生产中采用应变硅2005年顺利过渡到了65nm工艺为多核处理器奠定基础技术演进2007年英特尔推出45nm正式量产工艺45nm技术是全新的技术可以让摩尔定律至少再服役10年技术演进45/40纳米节点（2008年量产）‌首次应用‌高K介质+金属栅极‌22/20纳米节点（2012年商用）‌‌FinFET（鳍式场效应晶体管）‌取代平面结构7/5纳米节点（2018-2020年）‌首次大规模采用极紫外光刻机2纳米节点（2025年量产）‌GAAFET（全环绕栅极）‌支持AI超算需求技术演进PlanarFETFinFETGAAFETMBCFET历史上的集成电路路线图更多摩尔：微型化超越摩尔：多样化超越CMOS与人和环境互动系统级封装信息处理数字系统级芯片非数字高价值系统结合SoC和SiP模拟/射频无源元件高压电源传感器生物芯片复杂性的演进百科全书2小时CD音频30秒HDTV人类记忆人类DNA书页1,000,000100,00010,0001,00010100119751980198519901995200020052010808680286i386i486Pentium®Pentium®ProK10亿晶体管预测Pentium®IIPentium®III来源Intel晶体管数芯片尺寸的增长40048008808080858086286386486Pentium®procP611010019701980199020002010YearDiesize(mm)每年增长~7%十年增长约~2X芯片尺寸增长14%以满足摩尔定律来源IntelP6Pentium®proc486386286808680858080800840040.111010010001000019701980199020002010YearFrequency(Mhz)领先处理器的频率两年翻一倍两年翻一倍频率来源IntelP6Pentium®proc486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)领先处理器的功耗增加功耗来源Intel工艺尺寸减小→芯片功能增加两倍→芯片成本无显著增加→单个功能的成本降低一半但是……如何设计芯片实现更多的功能?工程师的人数不会每年增加一倍……→更有效的方法对不同层级抽象化为何缩放？n+n+SGD+DEVICECIRCUITGATEMODULESYSTEM器件电路门模块系统设计的抽象层次单元库整数和浮点单元的很大一部分采用了一种特定的以单元为基础的标准单元方法来设计IntelPentium(IV)microprocessor芯片的起点——沙子🌟‌沙子里藏着硅

硅是做芯片的原料放大300倍水晶微观结构天然水晶🌟‌第二步

提纯去掉杂质得到高纯硅单晶棒‌沙子第三步制作晶圆✨‌第四步

光刻——图案化沙子成为芯片1000步芯片的应用之一——机器人机器人可以避免人类接触核辐射

毒气

爆炸物等致命威胁机器人在安全性方面的用处太空深水火灾核辐射美国准备用机器人组建军队了美国要生产机器人士兵替代人类军队它们不用吃饭

不怕死

动作还敏捷

而且几乎能无穷无尽的生产现代战争中的机器人无人机为人服务的机器人海豹机器人小海豹陪伴孤独的人机器人的效率与精度‌工业焊接误差控制在毫米级

手术操作精度达微米级‌🏭‌工厂里‌机器人可以搬很重的东西‌医院里‌有机器人医生能做超级精细的手术集成电路产业链演变

IP核及设计服务Materials材料ICDeign设计ICFab芯片制造Packaging封测上游环节中游环节下游环节Equipment设备FrontEnd前段设备BackEnd后段设备IntegratedCircuits集成电路Sensors传感器Optoelectronics光电子集成电路产业链

IC测试设计工具软件开发用户需求应用市场早期的IC产业以全能型企业为主称为IDM

集整机产品和IC设计制造封装和测试等生产全过程于一身最早开始投资IC产业的IDM多为美国电子企业德州仪器仙童Motorola

IBM等这些公司投资IC产业主要为自身整机产品服务

提升产品质量降低成本争夺市场411.早期的集成电路产业结构2.材料设备业分离后的集成电路产业产品形态明晰的设备业材料业最先从这些全能企业中分离出来整个产业系统分为集成电路业半导体设备业和半导体材料业三个子产业材料设备业开发技术难度大

属基础科学开发费用高因此进入门槛高半导体设备制造业被AMAT（应材）和ASML（艾司摩尔）光刻机等欧美企业垄断硅纳米电子学材料早期所需材料种类相比于目前很少二十世纪70年代封装测试业逐渐从整个产业中分离出来封装测试技术已物化到了设备技术和原材料技术之中剩下的生产工序转化为劳动力密集型工作发达国家将封装测试转移到本土以外的其他地区443.封装、测试业分离后的集成电路产业八十年代计算机辅助工程技术CAE发展IC设计技术开始部分物化到设计工具中随着EDA工具的发展库的概念工艺模型参数及其仿真概念的引入IC设计开始进入抽象化阶段使设计过程可以独立于生产工艺而存在随着PC机的广泛应用IC产业已进入以客户为导向的阶段IC产业从标准产品竞争时代进入到用户定制产品的时代专门从事IC设计的公司开始大量出现4.设计业分离后的集成电路产业制造工艺水平的不断提高对生产线的投入越来越大多数IDM无力承担如此之高的费用于是只专注于芯片制造的代工企业出现了1987年全球第一家集成电路制造专业代工服务公司——台积电（TSMC）成立无生产线的IC设计公司与IC代工制造公司(Foundry)相配合的方式成为IC产业发展的重要模式5.加工业分离后的集成电路产业IDM公司从综合型IDM公司中剥离出来专门从事半导体产业的设计制造封装和测试不从事整机业务专业型IDM公司具有更高的运作效率6.加工业分离后的集成电路产业集成电路设计优化Speed速度Powerdissipation能耗Cost成本reliability可靠性性能Performance功耗Power面积Area简称PPA三大核心优化目标1.性能（Performance）性能是衡量芯片计算能力的核心指标主要包括时钟频率和延迟频率提升会显著增加功耗和发热量需结合散热能力与系统需求综合设计延迟指信号从输入端传输到输出端所需的时间延迟过长会导致计算卡顿尤其在实时性要求高的场景（如自驾的决策芯片）中可能引发严重后果VOUTVINVMVIHVILVOHVOLVOUTVIN=dVOUT=-1dVINdVOUT=-1dVIN逻辑状态LOW0HIGH1不定态X反相器电压传输特性一切数字逻辑的源头皆可追溯至晶体管的开关行为反相器作为最基本的逻辑单元其电压传输特性VoltageTransferCharacteristicVTC决定了噪声容限而瞬态响应直接影响系统时钟频率VDDPMOSInOutNMOS内部噪声：与信号幅度成比例→主要来源外部噪声：与信号和电源无关工艺导致的尺寸、参数差异=》影响电路电特性芯片内外噪声源噪声：在逻辑节点上不希望发生的电压和电流的变化。i(t)

Inductivecoupling电感耦合

Capacitivecoupling电容耦合PowerandgroundNoise电源线和地线噪声v(t)VDD可靠性——噪声逻辑变量X由不连续的电荷量表示节点电压可能是一个连续范围的值额定电平-逻辑状态：逻辑摆幅信号表示方法：布尔逻辑0VOLVILVIHVOH不确定区1过渡区域可接受的低电压可接受的高电压噪声模拟信号与数字信号之间的映射VOUTVINVMVIHVILVOHVOLVOUTVIN=dVOUT=-1dVINdVOUT=-1dVIN逻辑状态LOW0HIGH1不定态X高电平噪声容限低电平噪声容限VIH

VIL不确定区10VOH

VOLNMHNML门输出串联的反相器门0，1区间大→使一个门的稳定型较好且对噪声干扰不敏感噪声容限门输入过渡区增益>1保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个v0再生性再生非再生1vv2v3瞬态仿真V0:2.1~2.9VV1:0.6~4.45VV2:VOL~VOHv01vv2v3反相器链NFan-outNFan-inMMN↑→

逻辑输出电平连接至驱动门输出端负载门N降低Rout增大Ri存在最大值M过大导致静态和动态特性变差扇入和扇出Ri=¥Ro=0Fanout=¥NMH=NML=VDD/2g

=

VinVoutg

=-

VM

=VSW/2判断设计优劣理想门NMHVin

(V)VoutNMLVM0.01.02.03.04.05.01.02.03.04.05.0VOH=3.5VVOL=0.45VVIH=2.35VVIL=0.66VVM=1.64VNMH=1.15VNML=0.21VVOH-VOL=3.05V70年代的NMOS非门VTCVINVOUTVOHVOHVOLVOL

90%50%10%90%10%50%trtftPHLtPLHtt延时

61

影响设计的可行性、成本和可靠性2.功耗（Power）Instantaneouspower:瞬时功率

p(t)=v(t)i(t)=Vsupplyi(t)Peakpower:峰值功率

Ppeak=Vsupplyipeak=max[p(t)]Averagepower:平均功率电源线尺寸冷却和电池复杂的CPU散热装置动态功耗：由于对电容充电及在电源和地线间有一短暂通路造成正比于开关频率静态功耗：由于在电源和地线间的静态导电通路或由于漏电流引起传播延时主要是由一给定数量的能量存放在栅电容上的速度来决定能量的传送越快（或者说功耗越大）则门越快对于给定的工艺和门的拓扑结构功耗和延时的乘积一般为一常数这一乘积称为功耗-延时积（PDP）它可以作为一个开关器件质量的度量2.功耗和能耗一阶RC网络

outinCLRddvvv固定成本掩膜版制备研发设备基础设施等一次性投入可变成本硅片处理

封装

测试与产量成正比与芯片面积成正比3.集成电路的成本（与面积密切相关）晶圆12英寸

(30cm)单个芯片28nm工艺流片一次需要200万美元14nm工艺流片一次需要500万美元7nm工艺流片一次需要1500万美元5nm工艺流片一次4725万美元3nm工艺流片可能要上亿美元掩膜版最贵越先进的工艺节点所需要的掩膜版层数就越多28nm大概需要40层14nm工艺需要60张掩膜版7nm工艺需要80张甚至上百张掩膜版一层Mask8万美金因此芯片必须量产拉低成本40nmMCU工艺为例：如果生产10片晶圆每片晶圆成本（90万+4000*10）/10=9.4万美元生产10000片晶圆每片晶圆成本（90万+4000*10000）/10000=4090美元台积电今年给的较新报价：最先进的制程3nm每片晶圆19865美元折合人民币大概14.2w左右集成电路的成本67固定成本正在增加大约掩模成本（$K）爆炸式固定成本/掩模成本0.00000010.0000010.000010.00010.0010.010.1119821985198819911994199720002003200620092012每个晶体管的成本每个晶体管的制造成本(Moore’slaw)每个晶体管的成本下降？？？

成品率缺陷

a取决于制造工艺复杂性正比于掩膜板数量约为3晶圆直径:12inch芯片大小:2.5cm2缺陷:1/cm2α=3

芯片成品率:16%40个功能完好例题：芯片成品率

ChipMetallayersLinewidthWafercostDef./cm2Areamm2Dies/waferYieldDiecost386DX20.90$9001.04336071%$4486DX230.80$12001.08118154%$12PowerPC60140.80$17001.312111528%$53HPPA710030.80$13001.01966627%$73DECAlpha30.70$15001.22345319%$149SuperSparc30.70$17001.62564813%$272Pentium30.80$15001.5296409%$417例子确定系统设计的功能和指标系统分析、确定系统设计规范设计输入，RTL级模型建立系统功能仿真逻辑综合和可测试设计版图预布局布线、时钟树建立时序分析、功能优化和形式验证ALUmoduleALU(a,b,c);inputa,b;outputc；DUTstimulusresponse参数提取、时序验证和形式验证版图验证系统版图数据提交前端后端版图设计系统层算法层寄存器传输层逻辑层电路层版图层集成电路设计流程我国集成电路产业发展现状1.产业链全景图产量持续增长2020年2614.23亿块2021年3594.35亿块2022年3241.85亿块2023年3946.78亿块2024年4514.2亿块2025年5190亿块2.集成电路行业现状2024年全年集成电路产业销售突破1.5万亿元3.集成电路行业需求情况3.2025-2030年中国集成电路市场规模预测(亿元)4.长三角、环渤海、珠三角三大核心区域聚集发展的产业格局5.竞争格局：本土企业突围与全球供应链重构（2024）维度本土企业（中国）国际巨头产业链协同设计环节华为海思（营收850亿）紫光展锐（420亿）全球前十高通、博通主导高端市场，但华为海思在5G基带芯片等领域形成差异化竞争EDA工具：华大九天、概伦电子份额8%高端仍依赖Synopsys/Cadence制造环节中芯国际、华虹半导体占全球代工8%份额28nm+产能利用率>95%台积电南京厂扩产28nm，但7nm以下受美管制；英特尔成都厂投资30亿美元瞄准数据中心设备国产化：北方华创、中微公司28nm设备国产率60%，EUV光刻机仍空白封测环节长电科技、通富微电全球前三先进封装占比40%日月光、Amkor加速东南亚布局与中国企业竞争中端市场材料：12英寸硅片、光刻胶自给率目标2025年达50%层级国家战略地方布局资金支持大基金二期累计投资2000亿聚焦存储芯片/先进封装/第三代半导体上海张江科学城集聚全国40%IC设计企业2024产值3000亿企业培育2025年培育1000家集成电路专精特新小巨人提供税收优惠长鑫存储DRAM产能12万片/月2024存储芯片产值500亿成都封测产值占全国15%6.政策动向：国家战略与地方扶持双轮驱动风险类型具体表现数据支撑技术封锁EUV光刻机禁售EDA工具断供（如Synopsys对华为）28nm以下节点扩产受阻高端设计工具国产化率<10%产能过剩28nm全球产能过剩率25%（2024）封测产能利用率从95%→82%中芯国际毛利率承压价格战风险加剧人才缺口2025年行业缺口30万人高端设计人才占60%高校培养速度滞后企业争抢人才推高人力成本7.风险与挑战方向核心路径目标与预测国产替代突破EUV光刻机/离子注入机2030年设备国产化率30%材料自给率2025年达50%2025-2027年28nm+全面自主化市场规模破2万亿新兴场景AI芯片（寒武纪/壁仞科技）车规MCU（2030年市场规模3000亿）LPWAN物联网芯片2028-2029年：7nm以下量产高端芯片自给率30%2030年产业集群成熟规模达3.5万亿生态协同产学研联合实验室（清华/复旦+中芯/华为）Chiplet技术联盟制定异构集成标准投资重点：EDA工具半导体设备第三代半导体（GaN/SiC）8.发展战略与未来展望数字集成电路MOS场效应晶体管结构、原理与设计若将城市视为由建筑单元构成的集合体那么芯片的基石是什么？导入芯片结构及制造工艺解析CPU芯片集成电路晶体管晶体管——尤其是金属-氧化物-半导体场效应晶体管芯片的基石芯片集成电路晶体管金属-氧化物-半导体场效应晶体管（Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET）MOSFET的结构p-substraten+n+G（gate）S（source）D（drain）MOS1947年肖克利巴丁布拉顿晶体管之父问题：依据异性电荷相吸原理，当NMOS栅极施加正电压时，P型衬底界面将感应出何种电荷？如何形成导电沟道？p-substraten+n+GSD参考答案：正电压吸引衬底中的电子（负电荷）至界面，形成N型反型层，连通源漏极MOSFET中的电荷MOSFET的工作原理耗尽区形成（截止）沟道形成（导通）电压电场场效应NMOS的工作特性曲线

IDS

随VDS

变化的曲线如图所示分为截止区、线性区、饱和区线性区电流公式：饱和区电流公式：速度饱和区电流公式：问题：这些公式是否需要手工计算？.MODELNMOS_MODELNMOS(LEVEL=1VTO=0.5KP=100e-6LAMBDA=0.05).MODELPMOS_MODELPMOS(LEVEL=1VTO=-0.5KP=40e-6LAMBDA=0.1)VDDVDD0DC2.5Vinin0PULSE(02.501n1n50n100n)M1outinVDDVDDPMOS_MODELW=2uL=0.5uM2outin00NMOS_MODELW=1uL=0.5uCLout010fFEDA仿真NMOS的工作特性曲线反相器电路SPICE仿真课堂实践：使用任意AI工具生成如上代码指令：反相器电路SPICE网表引出的问题是MOSFET是否始终维持这种平面结构？导入目前已系统阐述传统平面型MOSFET的结构特征和工作原理第一个晶体管早期的集成电路现今的集成电路GAAFET晶体管晶体管领域关键动态：三星已经宣布采用新的GAAFET技术台积电沿用了5纳米时期的FinFET架构FinFETGAAFET平面结构高阶挑战：2纳米工艺下短沟道效应如何影响NMOS的阈值电压与漏电流？传统平面/FinFET结构的局限性：‌平面结构仅单侧控制电流FinFET三面包裹仍存在顶部漏电小组讨论短沟道器件中栅极电场对沟道的控制能力减弱需引入全环绕栅极（GAA）结构抑制漏电技术补充：短沟道效应引发栅极控制弱化GAA结构纳米线/片全包裹沟道栅极360°控制电流漏电减少90%以上开关效率趋近理论极限功耗骤降兼容现有工艺3纳米芯片驱动电流提升30%且不占额外空间2017年IBM利用GAAFET实现了5纳米芯片制程GAAFET的出现让芯片再次出现微缩的空间芯片微缩的尽头在哪里呢?目前没有定论FinFET发展到7纳米芯片制程的微缩再次遭遇了重大瓶颈许多专家认为芯片已经无法再进行微缩芯片微缩的尽头在哪里现基于此技术演进路径聚焦于半导体工程领域的关键挑战：

如何在数平方厘米量级的芯片基底上实现百亿级晶体管的集成？导入目前已阐释MOS器件在纳米级制造工艺方面的创新突破揭示了半导体制造技术遵循持续微缩化发展的必然趋势这种器件尺度指数级缩减使得在单位面积晶圆上实现几何级数增长的晶体管集成密度成为可能小组讨论PMOS是否与NMOS同样具备开关特性？NMOSPMOS①掺杂差异：NMOS采用P型衬底与N+源漏区而PMOS反之②电子迁移率（400cm²/V·s）显著高于空穴（150cm²/V·s）解释NMOS驱动能力优势小组讨论PMOS是否同样具备开关特性？‌PMOS同样具备开关特性‌PMOS工作原理是通过栅极电压控制源极和漏极之间的通断当栅源电压小于一定的值时PMOS管会导通CMOS反相器的结构与工作原理反相器构建：基于NMOS与PMOS互补特性思考问题‌：1.PMOS在反相器中的作用？2.CMOS与门、或门如何构成？x=1MpoffMnon输入(IN)输出(OUT)0110PMOSVDDNMOSOutInx=0MponMnoff‌两个晶体管构成的反相器如何与几平方厘米硅衬底上集成的亿级逻辑门关联？自底向上构建？思维拓展顶层模块宏单元1宏单元3宏单元4叶单元叶单元叶单元叶单元叶单元叶单元叶单元叶单元宏单元2‌自底向上设计方法‌

实践任务请同学们在AI平台用Verilog编写可综合的非门代码moduleinverter(inputin,outputout);assignout=~in;endmodule顶层模块子模块1子模块2子模块3子模块4叶单元叶单元叶单元叶单元叶单元叶单元叶单元叶单元Verilog编写32位乘法器代码moduleinverter(inputin,outputout);assignout=~in;endmodule自顶向下设计范例VerilogEDA工具自动综合等效CPU如果替换EDA工具自动生成版图配合工艺流程光刻机版图门级网表符号图原理图moduleinverter(…endmoduleVerilogEDA工具自动综合门级网表EDA工具自动生成版图‌MOSFET反相器总结确定系统设计的功能和指标系统分析、确定系统设计规范设计输入，RTL级模型建立系统功能仿真逻辑综合和可测试设计版图预布局布线、时钟树建立时序分析、功能优化和形式验证ALUmoduleALU(a,b,c);inputa,b;outputc；DUTstimulusresponse参数提取、时序验证和形式验证版图验证系统版图数据提交前端后端版图设计系统层算法层寄存器传输层逻辑层电路层版图层自顶向下设计方法国产EDA工具如何优化设计流程

调研题VLSIEDATools结束语‌Idea‌工程师的双手曾让硅片承载星辰这代人的实验室终将成为下个世纪的文明路标芯片的起点——沙子🌟‌沙子里藏着硅

硅是做芯片的原料放大300倍水晶微观结构天然水晶H2单晶提拉🌟‌第二步

提纯去掉杂质Si粗品HClSiHCl3(液体)精馏SiO2碳粉SiHCl3(高纯度)高纯Si（多晶无序）单晶Si（堆积有序、纯度进一步提升）精馏塔单晶炉Si单晶晶圆数字集成电路功耗和能耗功耗能量动态功耗：电容充放电短路电流：开关过程中电源-地线路径漏电流：二极管和晶体管结构功耗从电源取得的能量（假设输入波形上升/下降时间为零）电容引起的功耗动态功耗充电电流VinVDDVoutCL打开关断充电电源提供的能量只有一半存放在CL上，其它消耗在PMOS!无论充、放电能耗均与晶体管尺寸无关！考虑器件的开关频率动态功耗放电电流VinVDDVoutCL打开关断放电P=CLVdd2

f0→1动态功耗受供电电压平方、时钟频率和负载电容影响与晶体管尺寸无关!需降低CL、Vdd和

f以降低能耗计算：时钟频率500MHz每个门的负载15fF/gate当fout=4VDD=2.5V时动态功耗1000000门

每个上升沿发生反转总能耗50W!!动态功耗例题下图上面一个波形代表理想的时钟信号，而下面一个为该门输出端的信号消耗功率的翻转每8个时钟发生两次，这相当于翻转概率为0.25(即25%)12×4=48≈50uwCMOS门在N个时钟周期内的能耗ENn(N)：N个时钟周期内0→1的反转次数平均动态功耗：时钟变化事件在该门中引起0→1变化事件的概率开关活动因子与能耗

降低VDD可以降低功耗

但当VDD

接近2VT

性能会快速下降!

当电源电压的下限取决于外部限制或者当减小电源电压引起的性能降低不能被接受时

减少功耗的方法是减少等效电容减少翻转活动性只能在逻辑和结构的抽象层次上实现

由于在一个组合逻辑电路中大部分的电容是晶体管电容（栅电容和扩散电容）

因此在低功耗设计时保持这部分最小是有意义的

当负载电容由外部电容占主导地位时——可放大晶体管尺寸改变晶体管尺寸降低能耗目标:使整个电路能耗降至最小并保持最低性能确定参数:f与VDDtp

tpref(f=1,VDD=Vref反相器的延时）反相器链能耗最小InOutCextCg1f1

1级

2级

（1）式建立了尺寸系数

f与电源电压VDD之间的关系性能约束：尺寸放大电路的传播延时应当等于（或小于）参考电路（f=1，g=1，Vdd=Vref

）的延时反相器链能耗最小时晶体管尺寸放大系数…(1)

1级

2级

对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系对于不同F时的关系

这些曲线都有一个明显的最小值由最小尺寸起增加反相器的尺寸最初会使性能提高

因此允许降低VDD

这在达到最优尺寸系数前一直都是有效的进一步加大器件尺寸只会增加自载系数而降低性能晶体管尺寸F=1251020VDD=f(f)34213.5046570.511.522.53f

VDD(V)单次翻转消耗的能量放大尺寸后电路的能量与f的关系(Vref=2.5VVTE=0.5V)尺寸放大电路的能量E与f之间的关系InOutCextCg1f1

…(2)公式推导见下页7E/Eref=f(f)F=2034210650.511.5f

归一化能量‌12510改变器件尺寸并降低电源电压是减小一个逻辑电路能耗的非常有效的方法

对于具有较大等效扇出的电路可达到几乎10倍的能量降低

但对F=1不适用

在最优值之外过多加大晶体管的尺寸会付出较大的能量代价

考虑能量时的最优尺寸系数f小于考虑性能时的最优尺寸系数

fopt(energy)<fopt(performance)特别是对较大的F例如：当F=20时fopt(energy)=3.53fopt(performance)=4.47尺寸放大电路的能量E与f之间的关系直流通路电流引起的功耗vinVDD-VTVTIpeakishorttttpLH

与tpHL

不为零!输入信号有上升与下降沿

开关过程中VDD和GND之间在短期内出现一条直流通路假设非理想输入波形所形成电流脉冲可近似成三角形及反相器的上升和下降响应是对称的VinVDD打开打开Vout短路电流直流通路电流引起的功耗每个开关周期消耗的能量平均功耗tsc:两个晶体管同时导通的时间ts:0~100%的翻转时间Ipeak:由器件的饱和电流决定，正比于晶体管的尺寸对直线输入斜率：短路电流能耗vinVDD-VTVTIpeakishorttt(b)小电容负载CLtf>>tr

tf<<tr

Ipeak峰值电流与输入和输出斜率之比密切相关输入在输出开始改变之前就已经通过了过渡区输出下降时间小于输入的上升时间VDSp≈0,Isc≈0VDSp≈VDD

,Isc≈IMAXCL对直流通路的影响VinIsc≈0CLVout(a)大电容负载CLVDDIsc≈IMAXVoutVDDCLVin

大电容负载CL：输出的上升/下降时间大于输入的上升/下降时间可以使短路功耗减到最小

小电容负载CL：输出的上升/下降时间太大会降低电路的速度并在扇出门中引起短路电流CMOS反相器通过NMOS晶体管的短路电流与负载电容的关系42060.511.522.5时间(s)ISC(A)0-0.5×10-4×10-10CL=20fFCL=100fFCL=500fFCL对直流通路的影响短路电流功耗可通过使输入和输出信号的上升下降时间匹配来达到最小一个静态CMOS反相器的功耗与输入和输出上升下降时间之比的关系（tsin/tsout

）对于一个给定的反相器尺寸：功耗主要来自短路电流Isc当CL

较大时

功耗主要来自对负载电容的充、放电

如果tf=tr

大部分功耗与动态功耗有关

短路仅占小部分（<10%）短路能耗Vdd=1.5Vdd=2.5Vdd=3.3210345tsin/tsout0123Pnorm45678(W/L)p=1.125um/0.25um(W/L)n=0.375um/0.25umCL=30fF最小化直流通路电流能耗静态功耗Istat:无开关活动时VDD与GND间的电流

一般很小——可被忽略静态功耗:漏电流Vin=5VIstatCLVoutVDD与开关频率无关静态功耗/稳态功耗Pstat=Vdd·Istat

与开关频率无关静态功耗:漏电流亚阈值电流VDD1漏极泄露电流0开关栅极泄露电流VDD0VDD1开关栅极泄露电流亚阈值电流漏极泄露电流反相器中漏电流的来源结的漏电流是由热产生的载流子引起，其数值随结温而增加，呈指数关系85℃时漏电流是室温时的60倍课堂小练习：千亿门A=0.5um2VDD=2.5VJS=10-100pA/mm2温度与消耗的热及散热机理有很大关系可通过限制电路的功耗或使用能支持有效散热的封装静态功耗:漏电流(1)反偏二极管漏电流晶体管源/漏与衬底间反向偏置的PN结P+P+NGATEVDD亚阈值电流VDD1漏极泄露电流0开关栅极泄露电流VDD0VDD1开关栅极泄露电流亚阈值电流漏极泄露电流阈值电压越是接近0V，在VGS=0时的漏电流越大（VT保持足够高，大于0.5~0.6V）静态功耗:漏电流(2)亚阈值电流亚阈值电流VDD1漏极泄露电流0开关栅极泄露电流VDD0VDD1开关栅极泄露电流亚阈值电流漏极泄露电流静态功耗:漏电流(2)亚阈值电流阈值电压的选择代表了在性能和静态功耗之间的权衡取舍电源电压的继续降低迫使VT更为降低，使亚阈值导电成为功耗的主要来源生产具有迅速彻底关断特性的器件（SOI）6.考虑如下图所示NMOS反相器，假设所有NMOS器件的体端均接地，输入IN电压摆幅2.5V。建立方程，计算节点x电压。（设γ=0.5）M2处于何种工作状态？（设γ=0）当IN=0时，OUT输出电压是多少？（设γ=0）设γ=0，λ=0。推导反相器阈值电压VM的表达式。

注：M1，M2，M3的宽长比分别为（W/L）1，

（W/L）2，（W/L）3。

在下列条件下，阈值电压是多少？作业M2M1M3xINOUTVDD=2.5VVDD=2.5VM2（2um/1um）M1（4um/1um）INOUTVDD=2.5V5.7考虑下图所示电路。M1为一标准CMOS器件，M2阈值电压为-0.4V，其它参数与M1参数相同。对于耗尽型器件M2，假设所有决定器件工作状态的电流方程与一标准NMOS相同，输入IN变化范围0-2.5V。问：M2栅极与源极相连，如果VIN=0V，输出电压是多少？稳态条件下，M2处于何种工作区？

输入VIN=2.5V时，计算输出节点的电压（注：VOUT很小）。稳态条件下，M2处于何种工作区？

设Pr(IN=0)=0.3，该电路静态功耗是多少？作业5.8通过一NMOS晶体管对电容充电，如图所示。确定电路中的tpLH，假设输入为一理想阶跃电压如用一5kΩ的电阻Rs对电容进行放电，确定tpHL计算电源对电容充电消耗的能量，这其中有多少消耗在M1上？放电过程中有多少能量消耗在下拉电阻？如果电阻Rs降为1kΩ，结果会有何变化？如用一PMOS代替NMOS，确定其尺寸使kp=kn。这样的结构是否比采用NMOS速度更快？解释原因。作业20/2M1CL=5PFOUTVDD=2.5VINCL=100fF3/0.25OUTVDD=2.5VIN1.5/0.255.12如图所示输出节点电压摆幅是多少（γ=0）？

（1）计算输入由0变化为2.5V时，电源提供的能量及MOS消耗的能量（假设输入变化的上升和下降时间为0）；（2）计算输入由2.5变化为0V时消耗的能量。c.假设上升时间为0，VOL为输入为0时的输出，VOH为输入为2.5V时的输出。计算tpLH，（如VOL→(VOH+VOL)/2）（γ=0）。作业降低功耗动态功耗：电容充放电短路电流：开关过程中电源-地线路径漏电流：二极管和晶体管结构降低功耗(1)——降低电源电压P=CLVdd2

f0→1Pstat=Vdd·Istat

降低功耗(2)——时钟门控P=CLVdd2

f0→1Pstat=Vdd·IstatCLKCLKGCLKEN门控时钟信号逻辑CLKCLKENCLKG

通过智能控制时钟信号仅在逻辑电路需要更新数据时激活时钟驱动而在寄存器存储值保持不变时关闭对应区域的时钟信号从而消除无效的开关活动该技术直接作用于动态功耗的关键来源——时钟网络实现动态功耗优化的经典技术之一降低功耗(2)——时钟门控P=CLVdd2

f0→1Pstat=Vdd·Istat

CLKENGCLKDQ集成时钟门控（IntegratedClockGating,ICG）是一种通过细粒度控制时钟信号分配来降低动态功耗的设计方法其核心原理是在电路模块处于空闲状态时

通过逻辑门控切断其时钟输入

从而消除寄存器和组合逻辑的无效翻转活动EDA工具自动插入的ICG单元会阻断其时钟树分支进入“冻结”状态任务重新激活时时钟信号则无缝恢复降低功耗(3)——多阈值电压单元P=CLVdd2

f0→1Pstat=Vdd·Istat

高阈值电压单元通过抑制漏电流有效降低静态功耗代价是开关速度的下降Vth1Vth2Vbp门控功耗衬底偏置多阈值Vbn+Ve-Ve虚拟VDD虚拟GNDHeaderFooterVDDVDD逻辑模块降低功耗(4)——多电压设计P=CLVdd2

f0→1Pstat=Vdd·Istat

多电压设计通过差异化供电策略为系统级能效优化提供重要支撑芯片内部不同功能模块可根据性能需求划分至独立电压域VDD21.8VVDD11VVSS0VCPU（高压）RAM（高压）外设模块（低压）降低功耗(4)——多电压设计P=CLVdd2

f0→1Pstat=Vdd·Istat

单芯片集成不同电源电压可显著降低动态功耗但需解决跨电压域的信号交互问题VDD21.8VVDD11VVSS0VCPU外设模块电平移位器电平转换与接口电路原理图降低功耗(5)——智能电源切换P=CLVdd2

f0→1Pstat=Vdd·Istat

通过实时监测功能模块的活跃状态在预测到模块空闲周期时自动切断供电电源或关闭时钟网络从而消除静态漏电流功耗和无效动态功耗动态功率管理原理图观测器控制器工作量动态功率管理系统功率可控元件观测信息（a）概念框图（b）工作特性举例功率控制功率控制工作状态1工作状态2工作状态3功率泄露功率时间休眠休眠休眠PDPDPD指令动态电源管理技术降低功耗(6)——动态电压频率缩放（DVFS）技术P=CLVdd2

f0→1Pstat=Vdd·Istat

通过实时调整芯片的供电电压与时钟频率使其动态匹配当前负载需求从而优化能耗效率追踪表直流-直流转换器时钟发生器功率可控元件电源电压指令clkout降低功耗(7)——低功耗架构设计P=CLVdd2

f0→1Pstat=Vdd·Istat

流水线技术通过将单周期关键路径拆分为n级子模块使每级电容负载降低至C/n

​电源电压可降为αV（α<1）CLKData12n-1n(a)(b)m选112mCLKData降低功耗(7)——低功耗架构设计P=CLVdd2

f0→1Pstat=Vdd·Istat

并行架构则通过复制m个计算单元并行处理数据在保持吞吐量时频率可降为f/m电源电压可降为αV（α<1）CLKData12n-1n(a)(b)m选112mCLKData【例】配置两级门控策略（含物理单元绑定）tclset_clock_gating_style#启动时钟门控综合（支持层次化优化）compile_ultra#生成门控覆盖率报告report_clock_gating降低功耗(7)——低功耗架构设计CLKENICGDQLTFF通用时钟门控多级时钟门控FFFFCLKICGABC分层时钟门控FFFFFFFFFFFFCLKICGE逻辑模块数字集成电路制造工艺CMOSN阱CMOS工艺的截面图CMOS工艺需要经过许多工艺步骤来完成每一步骤包含一系列基本操作许多步骤或操作在工艺制造过程中时反复进行的俯视图双阱CMOS工艺双阱CMOS工艺衬底的制备冷却过程中融化的半导体材料的原子定向到籽晶一样的晶体结构直拉单晶的工艺步骤加热坩埚内半导体多晶块和少量掺杂物加热到1415℃液体状态引晶籽晶安置到刚接触熔融物缩颈放肩等径生长等径生长收尾后当籽晶从熔融物中慢慢上升时晶体开始生长缺陷密度影响非正常工作电路晶圆的晶面（wafercrystalplane）化学机械抛光ChemicalMechanicalPolishing

CMP顶部压力CMP浆料晶圆倒置旋转头抛光垫旋转压板CMP工艺化学方面：抛光头将晶圆紧压在高速旋转的抛光垫上。抛光垫表面的微绒毛和微小颗粒在压力下与晶圆表面产生摩擦，去除化学作用形成的氧化层，露出新表面，新表面又被化学氧化后再次被机械研磨，如此循环，最终将晶圆表面粗糙度降至纳米级。机械方面：抛光液在CMP技术的化学作用中起关键作用。其中氧化剂先与晶圆表面反应，将硅氧化为二氧化硅，形成较软的氧化层。络合剂则与反应产物结合，使其溶解于抛光液中，防止在晶圆表面堆积。基础工艺1.增层在晶圆表面形成薄膜2.光刻芯片的某些区域采用合适的光掩膜遮蔽起来使所需要进行的工艺步骤能够有选择的应用于芯片的其余区域3.掺杂将特定量的杂质通过薄膜开口引入晶圆表层的工艺过程4.热处理

将晶圆加热和冷却来达到特定结果的过程基础工艺在晶圆表面形成薄膜的加工工艺增层生长法淀积法氧化氮化硅气相沉积（CVD)蒸发溅射1.增层a.表面钝化:防止硅器件被污染，保护表面及内部200~500nmA.SiO2的用途b.掺杂阻挡层在表面建立一些洞通过离子注入或扩散的方法把特定的掺杂物引入暴露的晶圆表面掺杂氧化c.表面绝缘体：金属－晶片金属－金属场氧化物：避免感应现象的产生300～1000nmd.器件绝缘体：栅极3.5～8nm氧化B.热氧化机制阶梯升温900～1200℃

温度晶向时间氧化

提高速率化学气相沉积（ChemicalVaporDeposition，CVD）淀积氧化层的厚度通过生长速率和淀积时间来控制高温分解

还原反应

氧化反应

氮化反应

发生的化学反应可成为4种类型淀积2.光刻用来去掉晶圆表面层规定的特定区域的基本操作1.在晶圆表面建立尽可能接近设计规则中所要求尺寸的图形2.在晶圆表面正确定位图形刻蚀工艺过程是一种主要的缺陷来源2.光刻氧化光学掩模mask工艺步骤光刻胶涂覆光刻胶去胶旋转冲洗干燥酸蚀光刻胶显影曝光单个周期典型操作123带有铬图形的玻璃板掩膜板光刻机关于光刻机国产化你了解多少?当ASML交付30亿High-NAEUV光刻机时

中国28nmDUV设备国产化率已突破30%

双工件台等核心部件自给率超50%

九家A股企业正突破技术封锁上海微电子28nm光刻机即将量产中国半导体自主化进程加速在圆片上均匀旋涂一层um厚的光敏聚合物可溶于有机溶剂旋涂光刻胶正胶和负胶负胶：曝光后具有聚合物交链特性不再溶于有机溶剂正胶：原本不溶于有机溶剂曝光后可溶假设使用正胶不需要保留的部分为透明即可将玻璃掩膜板看成是微电路一个工艺层的正片透明部分光刻胶可溶曝光a.接触式曝光：掩膜板直接与光刻胶层接触接触式根据施加力量的方式不同又分为：软接触硬接触和真空接触软接触掩膜盖在基片上面硬接触是将基片通过一个气压往上顶使之与掩膜接触真空接触是在掩膜和基片中间抽气使之更加好的贴合软<硬<真空接触的越紧密分辨率越高当然接触的越紧密掩膜和材料的损伤就越大b.接近式曝光:掩膜板与光刻胶基底层保留一个微小的大约为0～200μm缝隙可以有效避免与光刻胶直接接触而引起的掩膜板损伤掩模寿命长（可提高10倍以上）接近式在现代光刻工艺中应用最为广泛c.投影式曝光:在掩膜板与光刻胶之间使用光学系统聚集光实现曝光曝光

ScanningElectronMicrographs电子显微镜图像

FeatureSizes图像尺寸0.25微米线条

采用TOKDUV光刻胶200nm光学镜光刻胶厚度0.45微米曝光时间40秒应用实例1：紫外光源下0.25um线条

ScanningElectronMicrographFeatureSizes:0.5um

采用AZPLP50XT光刻胶

近紫外光源曝光时间3秒显影时间35秒应用实例2：近紫外光源下0.6um线条2.光刻氧化光学掩模mask工艺步骤光刻胶涂覆光刻胶去胶旋转冲洗干燥酸蚀光刻胶显影曝光单个周期典型操作正胶特性被光遮住的部分在冲洗过程中变硬变硬的光刻胶层用来保护它下面的区域免受刻蚀负胶：曝光后具有聚合物交链特性不再溶于有机溶剂正胶：原本不溶于有机溶剂曝光后可溶光刻胶显影负胶特性被光遮住的部分在冲洗过程中被洗掉变硬的光刻胶层用来保护它下面的区域免受刻蚀（a）有污垢和玻璃损伤裂纹的掩膜板（b）显影后在负胶上的缺陷光刻胶显影铬污垢玻璃裂纹（a）曝光（b）负胶氧化物晶圆2.光刻氧化光学掩模mask工艺步骤光刻胶涂覆光刻胶去胶旋转冲洗干燥酸蚀光刻胶显影曝光单个周期典型操作去掉圆片上没有被硬化光刻胶保护的材料层这一过程通过使用许多不同类型的酸、碱溶液和腐蚀剂与要移去的材料作用来完成在刻蚀过程中硬化的光刻胶本身是能经受住刻蚀剂混合物的氧化层刻蚀当在光刻胶边沿移去材料时会发生纵向

、横向的刻蚀用rvert[um/min]和rlat[um/min]分别表示相应的刻蚀速率各向异性度完全的各向异性刻蚀各向同性刻蚀

湿法刻蚀

等离子体刻蚀

反应离子刻蚀氧化层刻蚀2.光刻氧化光学掩模mask工艺步骤光刻胶涂覆光刻胶去胶旋转冲洗干燥酸蚀光刻胶显影曝光单个周期典型操作旋转、清洗和干燥采用一种特殊的工具用去离子水来清洗硅片再用氮气将其干燥现代半导体器件的微小尺寸意味着即使是最微小的灰尘颗粒或污染物也会破坏电路工艺过程是在超净室中完成：1～10/立方英尺且尽量采用自动运送和机器人。2.光刻氧化光学掩模mask工艺步骤光刻胶涂覆光刻胶去胶旋转冲洗干燥酸蚀光刻胶显影曝光单个周期典型操作Creationofdopedsiliconpatterns砷离子掺杂硅区2.光刻氧化光学掩模mask工艺步骤光刻胶涂覆光刻胶去胶旋转冲洗干燥酸蚀光刻胶显影曝光单个周期典型操作1.光刻是所有四个工艺中最关键的光刻确定了器件的关键尺寸图形歪曲、套准不好、图形的错位最终会转化为对器件的电特性的影响2.光刻的另一个问题是缺陷主要是由于制造过程中污染物造成的3.成像系统的线宽限制掩膜影像会由于光的衍射而不具有锐边2.光刻将特定量的杂质通过薄膜开口进入晶圆表面层的工艺过程热扩散离子注入热扩散在1000℃左右的高温下发生的化学反应气态的掺杂原子通过扩散化学反应迁移到暴露的晶圆表面热扩散也叫固态扩散离子注入是一个物理反应过程3.掺杂100~200keV离子源离子加速质量分离器离子束晶圆被放在离子注入机的一端掺杂离子源被放在另一端在离子源一端掺杂体原子离子化后被电场加到超高速穿过晶圆表层离子注入示意图库仑散射离子阻挡简单地将晶圆加热和冷却来达到特定结果的过程其中没有增加或减少任何物质另外会有一些污染物和水汽从晶圆表面蒸发离子注入后会有一步热处理（退火）掺杂原子的注入所造成的晶圆损伤会被热处理修复（1000℃）金属导线在晶圆上制成后会有一步热处理（450℃）金属与晶圆表面会紧密融合4.热处理CMOS工艺流程DefineactiveareasEtchandfilltrenchesImplantwellregionsDepositandpatternpolysiliconlayerImplantsourceanddrainregionsandsubstratecontactsCreatecontactandviawindowsDepositandpatternmetallayersCMOS工艺流程定义有源区刻蚀及在绝缘沟槽中填充氧化物阱区离子注入淀积及形成多晶硅层图形源区、漏区及衬底接触的离子注入形成接触和通孔窗口淀积及形成金属层图形p+p-epi

(a)p衬底表面轻掺杂p型外延层p+(c)旋涂光刻胶、光刻、显影等离子体刻蚀形成隔离器件的沟槽p+p-epi二氧化硅氮化硅(b)淀积二氧化硅作为栅氧淀积氮化硅牺牲层（缓冲层）双阱CMOS工艺中制造NMOS和PMOS管的工艺流程(Mask1)np双阱CMOS工艺中制造NMOS和PMOS管的工艺流程二氧化硅(d)填充氧化硅化学机械抛光平整移去氮化硅牺牲层(e)N阱掩膜曝光n阱区域离子注入+退火调整阱掺杂二次注入调整PMOS的VT(Mask2)(f)同上工艺形成p阱并调整NMOS阈值(Mask3)

poly(silicon)p+n+二氧化硅双阱CMOS工艺中制造NMOS和PMOS管的工艺流程(i)淀积二氧化硅绝缘层，刻蚀接触孔或通孔(g)沉积多晶硅，光刻、刻蚀形成栅极图形(h)依次对晶体管的源、漏进行掺杂刻蚀未被栅氧覆盖的二氧化硅薄层(Mask4)(Mask5)(Mask6)(Mask7)AlAl双阱CMOS工艺中制造NMOS和PMOS管的工艺流程(j)淀积金属形成金属层1图形(k)淀积二氧化硅刻蚀接触孔淀积金属2形成金属层2图形二氧化硅(Mask8)(Mask9)(Mask10)单阱工艺CMOS反相器版图NMOS和PMOS管的剖面图和俯视图设计规则（DesignRules）电路设计者与工艺工程师之间的接口/协议1.绝对尺寸规则2.可伸缩的设计规则为何要有设计规则？设计规则—设计者与工程师之间的桥梁LayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)GreenCMOS流程版图层0.25微米工艺CMOS流程版图层Metal243层内限制规则线宽

间距为何设定最小线宽？为何设定最小间距？层间限制规则-晶体管版图过孔和接触阱接触及选择层的设计规则单阱工艺CMOS反相器版图版图编辑器界面poly_not_fettoall_diffminimumspacing=0.14um.设计规则检查（DesignRuleChecker）封装‌电气连接‌：通过引线键合或凸点技术实现芯片与外部电路互联‌‌物理保护‌：防止机械损伤、湿气腐蚀及电磁干扰‌散热管理‌：通过金属基板或散热结构优化热传导‌封装核心功能主流封装技术对比技术类型特点典型应用场景‌QFP/PFP‌方形扁平封装引脚密集（100+）高频IC、通信芯片‌DIP‌双列直插式引脚数<100早期CPU、存储芯片‌‌BGA‌球栅阵列封装引脚间距小（≤1mm）支持高密度互连高端处理器、GPU‌‌Chiplet‌多芯片异构集成通过2.5D/3D堆叠提升性能AI