【答案】《数字设计FPGA应用》(电子科技大学)章节期末慕课答案

【答案】《数字设计FPGA应用》(电子科技大学)章节期末慕课答案有些题目顺序不一致，下载后按键盘ctrl+F进行搜索第1章FPGA的原理和电路设计（第一周）FPGA原理和电路设计作业1.共阳极七段数码管，带小数点，位码低有效，段码低有效。如果数码管有6个，要显示333（右边3个数码管都显示3，左边三个无显示（请给出方案）.要求进行分析得出结论

答案：【共阳极低有效，位码应依次为1110008分段码低有效0000110X正确8分思路清晰，描述清楚4分】2.论述XILINX7系列FPGA的结构。查找表如何实现组合逻辑函数。

答案：【能够清晰的说明FPGA的基本结构的及查找表实现逻辑函数的原理。能够清晰表述每个子结构的功能和构成有图像等其他方法描述】3.如果一个FPGA的引脚是设置为有源上拉pullup的输出引脚，输出引脚的电平规格是高电平3.3V，低电平0V.输出高电平时提供的电流是-10ma，低电平时候可以输入的电流是20ma，如果要驱动一个LED发光，并且是输出为0的时候LED点亮。已知LED的导通电压0.7V，最大电流3mA，如何设计这样的电路（提示，计算外接的电阻）。

答案：【电路设计正确20分，其中电阻计算有误扣5分，其他部分错一处扣1分。】4.说明为什么使用FPGA实现的是硬件逻辑，使用FPGA进行设计的基本流程是什么，和使用ARM等单片机实现的软件逻辑的主要区别是什么，有什么优点和缺点。举例说明。

答案：【说明实现硬件逻辑5分，FPGA设计基本流程5分，描述和软件设计的区别5分，举例5分】5.论述使用查找表实现组合逻辑的基本原理并举例说明

答案：【论述基本正确12分，举例8分】FPGA原理和电路设计客观测试1.单选题：1.4数码管共阴极，位选有效，要显示0，应该送段码（）

选项：

A、11101110

B、00000011

C、11111100

D、00010001

答案：【11111100】2.单选题：数码管位选信号高有效，要点亮数码管，应该向数码管位选输入端送什么信号

选项：

A、1

B、0

C、跟数码管的类型有关，不能确定

D、X

答案：【1】3.单选题：根据你的理解，FPGA时序逻辑的实现主要是依赖于什么内部逻辑结构

选项：

A、RAM

B、LUT

C、触发器

D、多路选择器

答案：【触发器】4.单选题：如果用一个查找表实现逻辑函数，使用XC7A35T最多可以实现（）输入1输出的逻辑函数

选项：

A、6

B、5

C、7

D、8

答案：【6】5.单选题：要实现组合逻辑F=AB+BC+CA,使用FPGA实现时，在查找表中，地址从0到7的单元中，填写内容为1的单元应为

选项：

A、0，1，2，3

B、4，5，6，7

C、0，1，2，4

D、3，5，6，7

答案：【3，5，6，7】6.单选题：XILINX7系列FPGA是靠什么实现组合逻辑的

选项：

A、HARDDISK

B、LUT

C、查找表

D、ROM

E、闪存

F、FLASH

G、触发器

H、锁存器

答案：【LUT】7.多选题：XILINXFPGA的CLB由2个SLICE组成，SLICE由哪些部分组成

选项：

A、查找表LUT

B、进位链

C、触发器和锁存器

D、ROM

答案：【查找表LUT;进位链;触发器和锁存器】第2章VerilogHDL语言与VIVADO（第2，3周）VerilogHDL&VIVADO单元作业1.作业题5编写代码实现输入是a（8位）和b（8位）以及s(1位）和时钟信号f（100MHZ），在每秒获取a和b上的数据，当s为1时，输出a和b中的最大值，当s为0时，输出a和b中的最小值

答案：【（正确20分，有1处错误扣1分）】2.某个模块有1个输入a,时钟输入clk，时钟为50M，要获得1秒周期的方波信号f，请写出代码

答案：【正确20分，有1处错误扣1分】3.某个模块有1个输入a,4位的输出f,时钟输入clk，时钟为50M；在每个时钟的下降边沿，将输入移出到f的低位，同时将f的低位移到高位。即实现串并转换。编写该模块。

答案：【正确10分，有1处错误扣1分】4.论述使用阻塞赋值和非阻塞赋值的区别，并举例说明

答案：【论述部分15分，按正确度评分举例部分5分】5.1.某个模块有3个4位输入a,b,c，1个一位输入clk2个4位输出d，e当clk上升边沿，模块输出d的值为a、b、c中最大的数,模块输出e的值为a、b、c中最小的数编写该模块。

答案：【模块结构正确8分功能描述正确12分（错1处扣2分）】VerilogHDL&VIVADO单元测试题1.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=(a&&b)?a:b;c=?

选项：

A、5

B、4

C、3

D、2

E、1

F、0

G、14

答案：【5】2.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=(a>b)?a:b;c=?

选项：

A、14

B、13

C、12

D、11

E、15

F、10

答案：【14】3.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc={2{b[2]},a[2:1]};c=?

选项：

A、4'b1110

B、4'b1111

C、3

D、5

E、15

F、16

G、12

H、14

答案：【4'b1110】4.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=a<<2;c=?

选项：

A、4

B、1

C、0

D、2

答案：【4】5.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=a|b;c=?

选项：

A、F

B、4'hF

C、4

D、4'b0011

E、4'b3

F、5

答案：【4'hF】6.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=a&&b;c=?

选项：

A、1

B、2

C、3

D、4

答案：【1】7.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=a&b;c=?

选项：

A、4’b0100

B、4

C、3

D、4b'0011

E、4'b1101

F、4'hF

答案：【4’b0100】8.单选题：wire[3:0]a,b,c;假设a,b为模块的输入，c为模块的输出a=4’b0101b=4’b1110assignc=a+b;c=?

选项：

A、4'b1111

B、4‘b0011

C、4'b0100

D、4'h5

E、4'h3

F、4'h4

答案：【4‘b0011】第3章组合逻辑电路与VIVADO进阶（4，5周）组合电路设计测试题1.单选题：?timescale1ns/1psmodulesim1;rega,b,c;wiref;dsbjquut(a,b,c,f);【1】initialbegin【2】a=0;b=0;c=0;endalways#10{a,b,c}={a,b,c}+1;【3】endmodule请问以上仿真代码【3】处语句的含义是

选项：

A、每10个ns，abc组合在一起成为三位变量，值加1。当abc为111时下一次变为000

B、每10个ps，abc组合在一起成为三位变量，值加1。当abc为111时下一次变为000

C、每10个ns，a,b,c的值都加1

D、每10个ps，a,b,c的值都加1

答案：【每10个ns，abc组合在一起成为三位变量，值加1。当abc为111时下一次变为000】2.单选题：有a,b,c三个输入的多数表决器,实现的组合逻辑代码应该是

选项：

A、f=ab+ac+bc

B、assignf=a&b||a&c||b&c;

C、assignf=a&b|a&c|b&c;

D、assignf=a&&b||a&&c||b&&c;

答案：【assignf=a&b|a&c|b&c;】3.单选题：实现与非门的代码是？

选项：

A、assignf=~(a|b)

B、assignf=~(a&b)

C、assignf=~(a||b)

D、assignf=~(a&&b)

答案：【assignf=~(a&b)】4.单选题：约束文件中，下面代码的含义是set_propertyPACKAGE_PINR5[get_ports{y_l[0]}]

选项：

A、FPGA的引脚R5连接到高电平

B、FPGA的引脚R5连接到0

C、FPGA的引脚R5连接到端口y_l

D、FPGA的引脚R5连接到端口y_l[0]

答案：【FPGA的引脚R5连接到端口y_l[0]】5.单选题：a是3位的寄存器变量，那么下面仿真代码的含义是（仿真时间间隔10ns）always#100a=a+1;

选项：

A、每100个ns将a的值加1，就是分别为000-111，然后回到000

B、每100个ns将a的值加1，就是分别为000-111，然后保持为111

C、每10个ns将a的值加1，就是分别为000-111，然后回到000

D、每10个ns将a的值加1，就是分别为000-111，然后保持为111

答案：【每100个ns将a的值加1，就是分别为000-111，然后回到000】6.单选题：modulesim1;regg1;regg2a_l;regg2b_l;reg[2:0]a;wire[7:0]y_l;v74x138uut(g1,g2a_l,g2b_l,a,y_l);【1】...以下省略以上仿真代码，【1】处调用的模块是

选项：

A、没有指定具体的模块

B、74x138

C、uut

D、v74x138

答案：【v74x138】7.单选题：modulev74x138(g1,g2a_l,g2b_l,a,y_l);【1】inputg1,g2a_l,g2b_l;【2】input[2:0]a;【3】output[7:0]y_l;【4】reg[7:0]y_l=0;【5】always@(g1org2a_lorg2b_lora)【6】beginif(g1&&~g2a_l&&~g2b_l)【7】case(a)【8】7:y_l=8?b01111111;6:y_l=8?b10111111;5:y_l=8?b11011111;4:y_l=8?b11101111;3:y_l=8?b11110111;2:y_l=8?b11111011;1:y_l=8?b11111101;0:y_l=8?b11111110;default:y_l=8?b11111111;endcaseelsey_l=8?b11111111;endendmodule以上138实现代码，case语句的作用是

选项：

A、没有有效的输入，输出全有效

B、输入为3的时候，输出y3有效

C、根据使能和编码输入，决定译码的输出

D、根据输入编码，决定译码的输出，输入为n,输出y_l[n]有效

答案：【根据输入编码，决定译码的输出，输入为n,输出y_l[n]有效】第4章时序逻辑电路FPGA实现（6，7，8周）时序逻辑电路测试题目1.单选题：以下代码分析错误的是always@(qorent)【2】beginif((ent==1)&&(q==15))rco=1;elserco=0;end

选项：

A、只要q或ent变化，那么如果ent为1及q为4'b1111，那么rco为1

B、只要q及ent同时变化，那么如果ent为1及q为4'b1111，那么rco为1

C、这里的实现应该是组合逻辑

D、q应该是4位的寄存器

答案：【只要q及ent同时变化，那么如果ent为1及q为4'b1111，那么rco为1】2.单选题：以下是case代码中的分析错误的是case(state)【6】state_A:beginstate<=state_B;led<=1;endstate_B:beginstate<=state_C;led<=0;endstate_C:beginstate<=state_D;led<=0;endstate_D:beginstate<=state_E;led<=1;endstate_E:beginstate<=state_A;led<=1;enddefault:【7】beginstate<=state_A;led<=1;endendcase

选项：

A、如果当前state为state_A，那么时钟到来必然转换到state_B

B、如果当前state不为state_A~state_E，那么时钟到来必然转换到state_A

C、系统初始为state_A,在state_E状态led为0

D、系统初始为state_A,在state_B状态led为1

答案：【系统初始为state_A,在state_E状态led为0】3.单选题：parameter【3】state_A=3?b000,state_B=3?b001,state_C=3?b010,state_D=3?B011,state_E=3?B100;这里代码的含义是

选项：

A、程序中state_A变量的值是0

B、程序中state_A变量的初始值是0，并可以改变

C、程序中state_A符号常量是0，并在模块被调用后不可以改变

D、程序中state_A符号常量是0，并在模块被调用后可以改变

答案：【程序中state_A符号常量是0，并在模块被调用后不可以改变】4.单选题：always@(posedgedivclk)【5】beginq0<=q1&q2;q1<=~q1&q2|q1&~q2;q2<=~q0&~q2;end时钟信号clk是1KHz,这里代码实现的是？

选项：

A、组合逻辑的赋值

B、状态机的状态变换（非阻塞赋值）

C、divclk为1的时候进行状态变换

D、寄存器的阻塞赋值

答案：【状态机的状态变换（非阻塞赋值）】5.单选题：always@(posedgeclk)【3】beginif(divclk_cnt==9)begindivclk=~divclk;divclk_cnt=0;endelsebegindivclk_cnt=divclk_cnt+1?b1;endend时钟信号clk是50M，以上代码实现的是

选项：

A、对时钟信号clk进行10分频，输出是divclk

B、对时钟信号clk进行9分频，输出是divclk

C、对时钟信号clk进行10分频，输出是divclk_cnt

D、对时钟信号clk进行9分频，输出是divclk_cnt

答案：【对时钟信号clk进行10分频，输出是divclk】数字设计FPGA应用期末考试数字设计FPGA应用期末考试1.设计一个HDL模块b1（时序逻辑电路），输入时钟clk，输入1位的a,b,输出8位的f,1位溢出o。每个时钟对a,b进行采样，统计开机以后采集到的a,b上高电平的个数，并送出到f。（要求，f数值超过255后就不再更改,溢出o置1）

答案：【模块设计正确逻辑描述正确20分，小错误错一处扣1-2分】2.设计一个HDL模块a1（组合逻辑电路）,输入时4位的a,b,c,d,输出是其中第3大的数。

答案：【模块定义正确逻辑编写正确，小的错误一处扣1-2分】3.结合你掌握的国际国内相关技术情况，简述你对HDL和FPGA的发展和应用的认识，所学知识和数字逻辑设计课程（数电）的关系，学习数字设计FPGA应用的意义。

答案：【国际国内发展情况基本情况HDL和FPGA的发展和应用的认识所学知识和数字逻辑设计课程（数电）的关系学习数字设计FPGA应用的意义，其中对国家强大发展的意义3分】数字设计FPGA应用期末考试1.单选题：reg[3:0]q=0;assignco=q[1];always@(posedgeclk)q=q+1;请问co是时钟的几分频

选项：

A、2

B、4

C、8

D、16

答案：【4】2.单选题：代码如下：reg[3:0]q=0;always@(posedgeclk)q=q+1;问：16个时钟上升沿之后，q的值是？

选项：

A、0

B、1

C、17

D、15

答案：【0】3.单选题：VerilogHDL语言中，assignf1=b&c;如果b=1010c=1100,那么f1的值是

选项：

A、1000

B、0000

C、0001

D、0010

答案：【1000】4.单选题：FPGA采用了逻辑单元阵列(LCA,LogicCellArray)的概念,内部不一定包含

选项：

A、INTERNAT底层驱动模块

B、可配置逻辑模块

C、输入输出模块

D、内部连线

答案：【INTERNAT底层驱动模块】5.单选题：电路如图所示，是一个时钟同步状态机器，设计代码实现这个状态机，正确的是？

选项：

A、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x&q1&q0;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=x|q1&~q0;endendmodule

B、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=q0;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=x|q1&~q0;endendmodule

C、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x&q1&q0;always@(posedgeclk)beginq1<=q1^q0;q0<=x|q1&~q0;endendmodule

D、moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=0;endendmodule

答案：【moduleseq_1001(inputclk,x,outputz);regq0=0;regq1=0;assignz=x&q1&q0;always@(posedgeclk)beginq1<=~x&(q1^q0);q0<=x|q1&~q0;endendmodule】6.单选题：以下代码用于数码管位选，其中divclk是1K的时钟，问下列哪种描述是正确的always@(posedgedivclk)beginif(disp_bit>=5)disp_bit=0;elsedisp_bit=disp_bit+1;case(disp_bit)3'h0:begindisp_dat=dispdata[3:0];an=6'b111110;end3'h1:begindisp_dat=dispdata[7:4];an=6'b111101;end3'h2:begindisp_dat=dispdata[11:8];an=6'b111011;end3'h3:begindisp_dat=dispdata[15:12];an=6'b110111;end3'h4:begindisp_dat=dispdata[19:16];an=6'b101111;end3'h5:begindisp_dat=dispdata[23:20];an=6'b011111;enddefault:begindisp_dat=0;an=6'b111111;endendcaseend

选项：

A、数码管位码低有效，一个时间点有一个数码管点亮，每6ms亮1ms

B、数码管位码低有效，数码管都是一直点亮的

C、数码管位码高有效，一个时间点有一个数码管点亮，每6ms亮1ms

D、数码管位码高有效，数码管都是一直点亮的

答案：【数码管