2026年数字ic相关基础测试题及答案

2026年数字ic相关基础测试题及答案

一、单项选择题（每题2分，共20分）1.在CMOS反相器直流特性曲线中，噪声容限高低的决定因素主要是A.电源电压值 B.阈值电压对称性 C.沟道长度 D.负载电容2.对于同步时序电路，建立时间约束可简化为A.Tcq+Tcomb>Tclk-Tsetup B.Tcq+Tcomb<Tclk-Tsetup C.Tcq-Tcomb>Tclk+Tsetup D.Tcq-Tcomb<Tclk+Tsetup3.在28nm工艺节点下，若单元库提供HVT、SVT、LVT三类单元，它们在相同面积下速度排序正确的是A.HVT>SVT>LVT B.LVT>SVT>HVT C.SVT>LVT>HVT D.HVT=LVT=SVT4.采用双轨编码的异步握手协议中，完成一次数据传输需要的状态跳变次数为A.2 B.3 C.4 D.55.在时钟树综合阶段，最常用的零偏差算法是A.H-Tree B.X-Tree C.平衡缓冲链插入 D.时钟网格6.若一个8位有符号数采用Booth-2编码进行部分积生成，其部分积行数为A.4 B.5 C.8 D.97.在DFT扫描链插入时，若采用mux-DFF结构，测试模式下扫描使能信号SE为1表示A.捕获模式 B.移位模式 C.更新模式 D.保持模式8.对于SRAM位单元，静态噪声容限SNM最差的角点是A.FF高温低电压 B.SS低温高电压 C.FS高温低电压 D.SF低温高电压9.在SystemVerilog断言中，序列[1:3]a|=>b表示A.a在1到3周期后必须为1，则b在下一周期为1 B.a在1到3周期内出现则b在a出现后1周期为1 C.a在1到3周期后成立则b立即成立 D.a在1到3周期后成立则b在下一周期成立10.采用电压降(IRDrop)分析时，峰值电流一般取自A.功能仿真波形 B.矢量无关(VCD-free)向量 C.时序报告 D.功耗意图UPF文件二、填空题（每题2分，共20分）11.在28nm工艺下，典型NMOS阈值电压约为________mV（室温）。12.若时钟周期为2ns，触发器CK-Q延迟180ps，组合逻辑最大延迟应小于________ps才能满足建立时间要求（Tsetup=120ps）。13.一个128×32位寄存器堆，若采用1R/1W端口，其位线总条数为________。14.对于4输入查找表(LUT)，其最小配置存储单元数为________。15.在门级功耗估算中，短路功耗与________电压的立方近似成正比。16.采用半定制标准单元布局时，行高通常以________层金属最小间距的整数倍定义。17.若FIFO深度为16，读写时钟域频率比为3:2，则最小安全深度为________。18.在16nmFinFET中，栅极长度缩小导致亚阈斜率典型值约为________mV/dec。19.对于DDR4-3200，数据速率3200MT/s对应时钟频率________MHz。20.在形式验证中，等价性检查(LEC)常用的算法是基于________图的二元决策。三、判断题（每题2分，共20分，正确请写“T”，错误写“F”）21.动态逻辑比静态逻辑更适合低功耗待机场景。22.时钟门控比例越高，峰值IRDrop一定越小。23.在物理设计中，拥塞度(congestion)与布线层数无关。24.采用LVT单元替换HVT单元可以提高速度但会增加漏电流。25.对于相同面积的芯片，7nm比28nm具有更高的跨导效率gm/Id。26.在扫描测试时，若故障覆盖率>99%，则无需再进行ATPG。27.异步FIFO的读写指针编码使用格雷码可避免亚稳态。28.金属层RC延迟与线宽成反比，与线长平方成正比。29.在SystemVerilog中，always_comb过程块内赋值左侧变量一定是线网类型。30.采用多阈值电压优化时，关键路径优先分配LVT单元。四、简答题（每题5分，共20分）31.简述时钟门控单元插入时对保持时间(hold)的影响及修复策略。32.说明静态时序分析(STA)中“虚假路径”(falsepath)的定义及其在约束文件中的指定方法。33.概述SRAM写辅助(writeassist)技术的目的及两种常见实现方式。34.解释数字IC后端流程中“信号完整性”(SI)分析所关注的三类主要效应。五、讨论题（每题5分，共20分）35.结合FinFET结构特点，讨论栅极长度微缩对DIBL与亚阈斜率的影响，并分析其对低电压操作的优势与局限。36.针对先进封装(如CoWoS、InFO)带来的高频宽记忆体接口，讨论传统同步时钟方案与源同步/异步方案在时序收敛上的差异。37.讨论机器学习加速器中数据复用度对片上SRAM容量与带宽需求的权衡，并分析近内存计算(near-memorycomputing)如何缓解瓶颈。38.面对日益严重的NBTI/PBTI老化，讨论在芯片生命周期管理中加入自适应电压调节(AVS)与冗余电路的协同设计策略。答案与解析一、单项选择题1.B 2.B 3.B 4.C 5.C 6.A 7.B 8.C 9.D 10.B二、填空题11.250 12.1700 13.64 14.16 15.阈值 16.M2 17.8 18.65 19.1600 20.AIG三、判断题21.F 22.F 23.F 24.T 25.T 26.F 27.T 28.T 29.F 30.T四、简答题31.插入时钟门控后，门控单元延迟使时钟树不平衡，可能拉长非门控路径时钟延迟，导致保持违规。修复策略：对门控单元输出加延迟缓冲、调整门控位置、对数据路径插缓冲或采用低延迟门控单元。32.虚假路径指功能运行中永远不会激活的时序路径。用set_false_path-from…-to…在SDC中指定，使STA工具跳过该路径，避免过度约束。33.写辅助用于降低位线电压摆幅或提升单元节点电压，提高写裕度。方式1：负位线(NBL)将低电平位线下拉至负电压；方式2：单元电源塌陷(CVDD)暂时降低单元高电平。34.SI关注：1.串扰延迟(crosstalkdelay)导致时序变化；2.串扰噪声(glitch)引发功能错误；3.电磁耦合导致的信号衰减与反射。五、讨论题35.FinFET三维栅控抑制DIBL，亚阈斜率接近60mV/dec理想值，使0.5V以下低电压仍具足够开电流；但短沟道效应仍使阈值滚降，且寄生电容增加，限制速度提升。36.传统同步需全局时钟分布，封装引入长互连导致时钟skew难控；源同步随数据发时钟，封装延迟匹配好，但需额外时钟恢复电路；异步握手无需全局时钟，可跨封装，但协议开销大。37.高复用可减少片外