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文档简介
第6讲-基于HDL的简易数字系统设计1数字电路的FPGA设计与实现——基于QuartusPrime和VerilogHDLFPGADesignandImplementationofDigitalCircuits——BasedonQuartusPrimeandVerilogHDL实验原理ExperimentalPrinciples“6.12简易数字系统电路图3使用Quartus集成开发环境自带的门电路,基于VHDL设计的简易数字系统电路图如下图所示,输入为A和B,非门输出为Y1、与门输出为Y2、与非门输出为Y3、或门输出为Y4、或非门输出为Y5、异或门输出为Y6。模块(module)语法结构module模块名(//端口列表——端口类型-信号类型-位宽-端口名input(输入)
信号类型(wire)
位宽
端口名,
output(输出)信号类型(wire/reg)位宽
端口名,inout(双向)信号类型(wire)
位宽
端口名);//端口定义//功能定义(模块功能实现)电路功能描述endmodule4Verilog模块module
EasyDS(
);
endmodule5
inputwire
a_i,b_i,//2输入a_i,b_i
outputwire
x_o,y_o,z_o
//3输出x_o,y_o,z_o
EasyDSa_ib_ix_oz_oy_o
assignx_o=a_i;
assigny_o=~b_i;//取反
assignz_o=a_i&b_i;//相与简易数字系统的VerilogHDL描述6根据左边的简易数字系统表达式,可以得到右边简易数字系统的VDHL语言描述。
assignY1=~A;//非assignY2=A&B;//与assignY3=~(A&B);//与非assignY4=A|B;
//或assignY5=~(A|B);//或非assignY6=A^B;//异或EasyDigitalSystem模块7moduleEasyDigitalSystem(
inputwireA,//A输入
inputwireB,//b输入
outputwireY1,//Y1输出
outputwireY2,//Y2输出
outputwireY3,//Y3输出
outputwireY4,//Y4输出
outputwireY5,//Y5输出
outputwireY6//Y6输出);
assignY1=~A;//非门
assignY2=A&B;//与门
assignY3=~(A&B);
//与非门
assignY4=A|B;//或门
assignY5=~(A|B);
//或非门
assignY6=A^B;//异或门
endmodule基于VHDL的简易数字系统连接图8基于VHDL的简易数字系统连接图如下图所示,其中,输入端A和B使用拨动开关SW0和SW1来控制输入电平的高低,分别连接EP4CE15F23C8N芯片的W7和Y8引脚,输出端电平Y1~Y6则使用LED0~LED5表示,点亮为高电平,熄灭为低电平,对应EP4CE15F23C8N芯片引脚依次为Y4、W6、U7、V4、P4和T3。实验步骤ExperimentalProcedure“6.29实验步骤10步骤1:新建工程步骤2:新建VerilogHDL文件步骤3:完善EasyDigitalSystem.v文件步骤4:查看综合电路图步骤5:添加仿真文件步骤:6:引脚约束仿真波形11本章任务ChapterTask“6.312本章任务13任务1:
使用Quartus集成开发环境,基于VHDL设计一个多人表决电路,要求A、B、C三人中只要有两人或三人同意,则决议通过,但A还具有否决权,即只要A不同意,即使其他两人同意也不能通过。编写测试激励文件,对该电路进行仿真;编写引脚约束文件,其中输入A、B、C使用拨动开关,决议结果使用LED。在Quartus集成开发环境中生成bit文件,并下载到FPGA高级开发系统进行板级验证。任务2:
某建筑物的自动电梯系统有五个电梯,其中三个是主电梯(分别为A、B、C),两个备用电梯。当上下人员拥挤,主电梯全被占用时,才允许使用备用电梯。使用Quartus集成开发环境,基于VHDL设计一个监控主电梯的逻辑电路,当任何两个主电梯运行时,产生一个信号(Y1),通知备用电梯准备运行;当三个主电梯都在运行时,则产生另一个信号(Y2),使备用电梯电源接通,处于可运行状态。编写测试激励文件,对该电路进行仿真;编写引脚约束文件,其中输入A、B、C使用拨动开关,Y1和Y2使用LED。在Quartus集成开发环境中生成bit文件,并下载到FPGA高级开发系统进行板级验证。本章习题ChapterExercises“6.414本章习题
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