数字电路的FPGA设计与实现-基于Quartus Prime和Verilog HDL-第8讲-译码器设计

第8讲-译码器设计1数字电路的FPGA设计与实现——基于QuartusPrime和VerilogHDLFPGADesignandImplementationofDigitalCircuits——BasedonQuartusPrimeandVerilogHDL实验原理ExperimentalPrinciples“8.12MSI74138译码器

MSI74138是3线—8线二进制译码器，逻辑符号如下图所示，MSI74138有三个使能输入端S_1、S

̅_2和S

̅_3、3个数据输入和8个数据输出，输入高电平有效，输出低电平有效。3MSI74138真值表

下表为MSI74138译码器的真值表，从表中可知，MSI74138有三个使能输入端S_1、S

̅_2和S

̅_3，只有当S_1=1且S

̅_2+S

̅_3=0时，译码器工作，否则，译码器功能被禁止。4输入输出0××××11111111×1×××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110MSI74138与外部电路连接图

右图为MSI74138与外部电路的连接图，其中输入端A0～A2、S1～S3使用拨动开关SW0～SW5来控制电平高低，对应EP4CE15F23C8N芯片引脚依次为W7、Y8、W10、V11、U12、R12，输出端Y0～Y7使用LED0～LED7表示，点亮为高电平，熄灭为低电平，对应EP4CE15F23C8N芯片引脚依次为Y4、W6、U7、V4、P4、T3、M4、N5。5实验步骤ExperimentalProcedure“8.26实验步骤7步骤1：新建MSI74138原理图工程步骤2：添加MSI74138_top.bd文件步骤3：添加MSI74138_top_tb.v仿真文件步骤4：添加MSI74138_top.xdc引脚约束文件步骤5：新建MSI74138HDL工程步骤6：添加MSI74138.v文件仿真波形8本章任务ChapterTask“8.39本章任务10任务1：

使用Quartus集成开发环境，基于原理图，用MSI74138和必要的门电路实现逻辑函数。编写测试激励文件，对该电路进行仿真；编写引脚约束文件，其中输入使用拨动开关，输出F使用LED。在Quartus集成开发环境中生成bit文件，并下载到FPGA高级开发系统进行板级验证。任务2：

使用Quartus集成开发环境，基于VHDL，实现BCD七段显示译码器，并编写测试激励文件，对该译码器进行仿真；编写引脚约束文件，其中输入A0～A3使用拨动开关，输出Ya～Yg使用七段数码管的SEGA～SEGG。在Quartus集成开发环境中生成bit文件，并下载到FPGA高级开发系统进行板级验证。提示：通过FPGA将七段数码管的SEL7～SEL0设置为高电平，以确保8个数码管同时显示；将SEGDP设置为高电平，以确保小数点熄灭。本章习题ChapterExercises“8.411本章习题12

1.利用上一章实验设计的MSI74148编码器和本章实验任务2设计的七段显示译码器，采用原理图和HDL混合输入方式实现：当MSI74148编码器有编码输入请求时，7段数码管显示该编码输入的按键编码。2.试用译码器实现简易电子锁功能。密码锁有A、B、C三个键钮，当A、B、C三键同时按下时，可以开锁；当A、B、C三键都不按下时，既不开锁，也不报警；正常开锁时不报警，其它按键操作报警。规定: