《电子技术基础》-11

第一节时序逻辑电路的分析一、一般分析方法分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下。(1)写相关方程式。根据给定的逻辑电路图写出电路中各个触发器的时钟方程、驱动方程和输出方程。①时钟方程:时序电路中各个触发器CP脉冲的逻辑关系。②驱动方程:时序电路中各个触发器的输入信号之间的逻辑关系。③输出方程:时序电路的输出Z=f(A,Q)，若无输出时此方程可省略。(2)求各个触发器的状态方程。下一页返回第一节时序逻辑电路的分析将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器的状态方程。(3)求出对应状态值。①列状态表:将电路输入信号和触发器现态的所有取值组合代入相应的状态方程，求得相应触发器的次态，列表得出。②画状态图(反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形)。③画时序图(反映输入、输出信号及各触发器状态的取值在时间上对应关系的波形图)。

(4)归纳上述分析结果，确定时序电路的功能。上一页返回第二节计数器

一、概念及分类用以统计计数脉冲CP个数的电路叫计数器。计数器累计输入脉冲的最大数目称为计数器的“模”，用M表示。如M=6的计数器，又称六进制计数器。所以计数器的“模”实际上为电路的有效状态数。计数器的种类很多，特点各异。它的主要分类如下。(1)按计数进制可分为二进制计数器、十进制计数器和任意进制计数器。二进制计数器:按二进制运算规律进行计数的电路称为二进制计数器。即N=2n，其中N代表计数器的进制数，n代表计数器触发器的个数。(2)按数字的增减趋势可分为加法计数器、减法计数器和加/减计数器。下一页返回第二节计数器(3)柠计数器巾触方器翻转早否与计数脉冲同步分为同步计数器和异步计数器二、异步二进制计数器的分析2.异步二进制计数器的规律和特点用触发器构成异步n位二进制计数器的连接规律如表11一3所示。三、集成异步计数器4LS29o1.芯片介绍74LS290芯片的管脚排列如图11一5所示、74LS290逻辑功能如表11一4所示。上一页下一页返回第二节计数器2.任意(N)进制计数器构成十进制以内任意计数器:

利用一片74LS290集成计数器芯片，可构成二进制到十进制之间任意进制的计数器。74LS290构成二进制、五进制和十进制计数器如图11-6所示。二进制计数器:CP由CPn端输入，Qn，端输出，如图11一6(a)所示。四、同步二进制计数器(3)求出对应状态值。列出状态表如表11-5所示画状态图如图11-9(a)所示，画时序图如图11-9(b)所示

(4)归纳分析结果，确定该时序电路的逻辑功能。上一页下一页返回第二节计数器从时钟方程可知该电路是同步时序电路。从状态图可知随着CP脉冲的递增，触发器输出Q2Q1Q0，的值是递减的，且经过8个CP脉冲完成一个循环过程。同步二进制计数器的连接规律和特点:同步二进制计数器一般由JK触发器和门电路构成，有N个JK触发器，就是N位同步二进制计数器。具体的连接规律如表11-6所示。五、同步非二进制计数器

(3)求出对应状态值。列状态表:列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表，如表11一7所示。状态图及时序图如图11一11(a),(b)所示。上一页下一页返回第二节计数器(4)归纳分析结果，确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路六、集成同步二进制计数器1.集成同步二进制计数器74LS161和74LS163如图11一12所示为集成4位同步二进制加法计数器74LS161的逻辑功能示意图。图中LD为同步置数控制端，CR为异步置0控制端，CTp和CTT为计数控制端，D0一D3为并行数据输入端，Q。一Q。为输出端，CO为进位输出端。表11一8所示为74LS161的功能表。由表11一8可知74LS161有如下主要功能。集成4位同步二进制计数器74LS163的逻辑功能示意图见图11一12，其功能表如表11一9所示。上一页下一页返回第二节计数器

由表11-9可知74LS163为同步置0，这就是说在同步置0控制端CR为低电平0寸，这时计数器并不能被置0，还需再输入一个计数脉冲CP才能被置。，而74LS161y为异步置0，这是这两种集成芯片的主要区别，它们的其他功能及逻辑功能示意图完全相同。2.利用同步置数功能获得N进制计数器利用计数器的同步置数功能一也可获得N进制计数器。这时，应在计数器的并行数据输入端D0一D3输入计数起始数据，并置入计数器。上一页下一页返回第二节计数器这样，再输入第N一1个计数脉冲CP时，通过控制电路使同步置数控制端上获得一个置数信号，这时计数器并不能将D0一D3端的数据置入计数器，但它为置数创造了条件，所以，在输入第N个计数脉冲CP时，D0一D3端输入的数据被置入计数器，使电路返回到初始的预置状态，从而实现了N进制计数。因此，利用同步置数功能获得N进制计数器的方法如下:

由表11一10可看出，例11-6是利用4位自然二进制数的前10个状态0000一1001来实现十进制计数的，如利用4位自然二进制数的后十个状态0110一1111实现十进制计数时，则根据输入端输入的数据应为D3D2D1D0=0110，这时从74LS161的进位输出端CO取得反馈置数信号最简单，电路如图11一13(b)所示。上一页下一页返回第二节计数器3.利用同步置0功能获得N进制计数器利用计数器的同步置0功能一也可获得N进制计数器。它与利用异步置0功能实现任意进制计数不同，因为在同步置0控制端获得置0控制信号后，计数器并不能立刻被置0,还需再输入一个计数脉冲CP后才能被置0，所以，利用同步置0控制端获得N进制计数时，应在输入第N一1个计数脉冲CP后，通过控制电路使同步置。控制端获得置。信号，这样，在输入第N个计数脉冲时，计数器才被置0，回到初始的0状态，从而实现了N进制计数。应当指出，利用同步置。功能实现任意进制计数时，其并行数据输入端D0一D3可为任意值，不需要接人固定的计数起始数据。上一页下一页返回第二节计数器

七、集成+进制同步计数器1.集成十进制同步加法计数器C下74LS160和C下74LS162图11一16所示为集成十进制同步加法计数器CT74LS160的逻辑功能示意图。图中LD为同步置数控制端，CR为异步置0控制端，CTF和CTT，为计数控制端，D0一D3为并行数据输入端，Q0一Q3为输出端，CO为进位输出端。表11一11所示为CT74LS160的功能表由表可知CT74LS160有以下主要功能。集成十进制同步加法计数器CT74LS162的逻辑功能示意图见图11一16，其功能表如表11一12所示。由该表可看出:与CT74LS160相比，CT74LS162除为同步置0外，其余功能及逻辑功能示意图都和CT74LS160相同。这里不再重复。上一页下一页返回第二节计数器2.集成十进制同步加/减计数器如图11一18所示为集成十进制同步加/减计数器CT74LS190的逻辑功能示意图。图中LD为异步置数控制端，CT为计数控制端，D0一D3为并行数据输入端，U0一U3为输出端，U/D为加/减计数方式控制端，COlBO为进位/借位输出端，RC为行波时钟输出端CT74LS190没用专用置0输入端，但可借助数据D3D2D1Do=0000时，实现计数器的置0功能。表11一13为CT74LS190的功能表。由该表可知它有以下主要逻辑功能八、利用计数器的异步置数功能获得N进制计数器上一页下一页返回第二节计数器

利用计数器的异步置数功能可获得N进制计数器。和异步置0一样，异步置数和时钟脉冲CP没有任何关系，只要异步置数控制端出现置数信号时，并行数据输入端D。一D3输入的数据便被立刻置入计数器。因此利用异步置数控制端构成N进制计数器时，应在输入第N个计数脉冲CP时，通过控制电路产生的置数信号加到计数器的异步置数控制端上，使计数器立刻回到初始的预置数状态，从而实现了N进制计数。其构成N进制计数器的方法和前面讨论的异步置0法相同。但在利用异步置数功能构成N进制计数器时，并行数据输入端D。一D3必须接入计数起始数据，通常取D3D2D1D0=0000。上一页下一页返回第二节计数器

九、利用计数器的级联获得大容量N进制计数器计数器的级联是将多个集成计数器串接起来，以获得计数容量更大的N进制计数器。一般集成计数器都设有级联用的输入端和输出端，只要正确连接这些级联端，就可获得所需进制的计数器。图11-20所示为由两片CT74LS290级联组成的100进制异步加法计数器

图11-21所示为由两片CT74LS160级联成的100进制同步加法计数器。由图可看出:低位片CT}4LS160(1)在计到9以前，其进位输出CO=QsQo=0，高位片CT74LS160(2)的CTT=0，保持原状态不变。当低位片计到9时，其输出CO=1，即高位片的CTT=1，这时，高位片才能接收CP端输入的计数脉冲。所以，输入第10个计数脉冲时，低位片回到0状态，同时使高位片加1。显然如图11-21所示电路为100进制计数器。上一页下一页返回第二节计数器

图11-22所示为由两片4位二进制加法计数器CT74LS161级联成的五十进制计数器。十进制数50对应的二进制数为00110010，所以，当计数器计到50时，计数器的状态为，其反馈归零函数为CR=这时，与非门输出低电平0，使两片CT74LS161同时被置0，从而实现了五十进制计数

图11-23所示为由两片CT74LS290构成的二十三进制计数器。当高位片CT74LS290(2)计到2、低位片aT74L290(1)计到3时，与非门组成的与门输出高电平1，使计数器回到初始的0状态，从而实现了二十三进制计数上一页下一页返回第二节计数器

图11-24所示为利用4位二进制计数器CT74LS163的同步置0功能构成的八十五进制计数器，它由两片CT74LS163级联而成，其反馈归零函数应根据SB5-1,=01010100来写表达式，因此计数器同步置0端的反馈归零函数为。当计数器计到84时，与非门输出低电平，即CR=0，在输入第85个计数脉冲CP时，计数器被置0，从而实现了八十五进制计数。上一页返回第三节寄存器

一、单向移位寄存器单向移位寄存器只能将寄存的数据在相邻位之间单方向移动。按移动方向分为左移移位寄存器和右移移位寄存器两种类型。如图11-25(a)所示为由4个维持阻塞D触发器组成的4位右移位寄存器。这4个D触发器共用一个时钟脉冲触发信号，因此为同步时序逻辑电路。数码由FF0，的D0，端串行输入，其工作原理如下:

设串行输入数码DI=1011，同时FF0一FF3都为0状态。当输入第一个数码1时，这时，则在第1个移位脉冲CP的上升沿作用下，FF。由0状态翻到1状态，第1位数码1存入FF0中，其原来的状态Qn-0移入FF,中，数码向右移了一位，同理FF1,FF2和FF3中的数码也都依次向右移了一位。这时寄存器的状态为Q3Q2Q1Q0=0001。当输入第二个数码0时，下一页返回第三节寄存器则在第二个移位脉冲CP上升沿的作用下，第二个数码0存入FFn中，这时Qo=0,FFn中原来的数码1移入FF1中，Q1=1，同理Q2=-Q3=0，移位寄存器中的数码又依次向右移了一位。这样，在4个移位脉冲作用下，输入的4位串行数码1011全部存入了寄存器中。移位情况如表11一14所示。图11-25(b)所示为由4个维持阻塞D触发器组成的4位左移位寄存器。其工作原理和右移位寄存器相同，这里不再重复。二、双向移位寄存器由前面讨论单向移位寄存器工作原理时可知，右移位寄存器和左移位寄存器的电路结构是基本相同的，如适当加入一些控制电路和控制信号，就可将右移位寄存器和左移位寄存器结合在一起构成双向移位寄存器。上一页下一页返回第三节寄存器

图11-26所示为4位双向移位寄存器CT74LS194的逻辑功能示意图。图中CR为置0端，D0一D3为并行数码输入端，DSR为右移串行数码输入端，DSL为左移串行数码输入端，M0和M1为工作方式控制端，Q0一Q3为并行数码输出端，CP为移位脉冲输入端CT74LS194的功能见表11一15，由表可知它有以下主要功能上一页返回图11-2时序申路对应图形返回图11-4状杰图及时序波形图返回表11-3异步二讲制计数器的阵接规律返回图11一574LS290芯片的管脚排ail返回表11-474LS290锣辑功能表返回图11-674LS290构成二讲制、五讲制和十讲制计数器返回表11一5状杰表返回图11-9状态图和时序图返回表11-6同步二讲制计数器的冻接规律返回表11一7状杰表返回图11一11状态图和时序图返回图11一12集成4位同步二讲制加法计数器74LS161/163的逻辑功能示