CN114747009B 具有与读出放大器区域相邻的竖直电力和控制信号连接的接合组件及其形成方法 （桑迪士克科技股份有限公司）

2022.05.24PCT/US2020/0351322020.05.29WO2021/154325EN2021.08.05具有与读出放大器区域相邻的竖直电力和包括被配置成控制存储器器件的操作的控制电号区域被定位成与读出放大器区域相邻并且包括被配置成向外围电路区域或从外围电路区域提供电力或控制信号的至少一个电力和控制信2所述逻辑管芯包含被配置成控制所述存储器器件的操作的控所述控制电路包括外围电路区域、读出放大器区域以力和控制信号区域被定位成与所述读出放大器区域相邻并且包含至少一个电力和控制信所述三维存储器器件包括：包含围绕竖直半导体沟道的二维阵列布所述位线在第一水平方向上延伸并且电连接到相应漏在沿垂直于所述存储器管芯与所述逻辑管芯之间的接合外围电路区域位于与所述存储器阵列区域的面积重所述读出放大器区域沿所述第一水平方向从所述外围电路区域横向偏移并且具有小所述电力和控制信号区域沿所述第一水平方向从所述外围电路区域横向偏移并且沿接合垫的子集位于所述存储器管芯与所述逻辑管芯之间的接合界面处并且被配置成通过所述电力和控制信号互连结构在所述存储器管芯与所述外围电路区域之间传输所述所述外围电路区域沿所述第二水平方向的宽度与所述读出放大器区域沿所述第二水平方向的宽度与所述电力和控制信号区域沿所述第二水平方向所述逻辑管芯包含被配置成控制所述存储器器件的操作的控所述控制电路包括外围电路区域、读出放大器区域以力和控制信号区域被定位成与所述读出放大器区域相邻并且包含至少一个电力和控制信所述三维存储器器件包括：包含围绕竖直半导体沟道的二维阵列布所述位线在第一水平方向上延伸并且电连接到相应漏3在沿垂直于所述存储器管芯与所述逻辑管芯之间的接合界外围电路区域位于与所述存储器阵列区域的面积重所述读出放大器区域沿所述第一水平方向从所述外围电路区域横向偏移并且具有小所述电力和控制信号区域沿所述第一水平方向从所述外围电路区域横向偏移并且沿接合垫的子集位于所述存储器管芯与所述逻辑管芯之间的接合界面处并且被配置成通过所述电力和控制信号互连结构在所述存储器管芯与所述外围电路区域之间传输所述所述存储器阵列区域包括沿所述第二水平方向具有间距所述读出放大器区域包括沿所述第二水平方向布置的N个读出放大所述读出放大器组件中的每个读出放大器组件包括沿所述第一水平方向布置的M个读所述读出放大器单元中的每个读出放大器单元电连接到所述L条位线中的相应一条位3.根据权利要求2所述的接合组件，其中每个读出放大器组件在所述第二水平方向上所述逻辑管芯包含被配置成控制所述存储器器件的操作的控所述控制电路包括外围电路区域、读出放大器区域以力和控制信号区域被定位成与所述读出放大器区域相邻并且包含至少一个电力和控制信所述三维存储器器件包括：包含围绕竖直半导体沟道的二维阵列布所述位线在第一水平方向上延伸并且电连接到相应漏在沿垂直于所述存储器管芯与所述逻辑管芯之间的接合外围电路区域位于与所述存储器阵列区域的面积重所述读出放大器区域沿所述第一水平方向从所述外围电路区域横向偏移并且具有小所述电力和控制信号区域沿所述第一水平方向从所述外围电路区域横向偏移并且沿4接合垫的子集位于所述存储器管芯与所述逻辑管芯之间的接合界面处并且被配置成通过所述电力和控制信号互连结构在所述存储器管芯与所述外围电路区域之间传输所述所述控制电路还包括沿所述逻辑管芯的边缘定位的输入/输出电所述电力和控制信号区域位于两个读出放大器区域之间，并且具有与5.根据权利要求4所述的接合组件，其中所述输出电路区域中的金属通孔电连接到所述接合垫的背侧接合垫，所述背侧接合垫位于所述存储器管芯的背穿通衬底通孔结构，所述穿通衬底通孔结构竖直延伸穿过所述存储述背侧接合垫与所述接合垫的所述子集之间所述逻辑管芯包含被配置成控制所述存储器器件的操作的控所述控制电路包括外围电路区域、读出放大器区域以力和控制信号区域被定位成与所述读出放大器区域相邻并且包含至少一个电力和控制信所述三维存储器器件包括：包含围绕竖直半导体沟道的二维阵列布所述位线在第一水平方向上延伸并且电连接到相应漏所述电力和控制信号区域位于所述字线开关区域中与所述读出放大器区在沿垂直于所述存储器管芯与所述逻辑管芯之间的接合外围电路区域位于与所述存储器阵列区域的面积重所述读出放大器区域沿所述第一水平方向从所述外围电路区域横向偏移并且具有与所述电力和控制信号区域沿所述第二水平方向从所述外围电路区域和所述读出放大所述第一水平方向的长度与所述读出放大器区域沿所述第一水平方向的长度之5所述交替堆叠的所有层存在于所述存储器阵列所述字线沿所述第二水平方向具有不同的横向范围，所述横向范围随着水平方向从所述存储器阵列区域横向偏移的阶梯区域中距所述接合界面的竖直距离而增所述电力和控制信号区域的至少一部分与所述阶梯区域具所述存储器管芯包括接触所述阶梯区域中的所述字线中的相应一条字线并且朝向所所述电力和控制信号区域具有与所述外围电路区域、所述读出放大器区域和所述输6[0002]本申请要求提交于2020年1月28日的美国非临时专利申请号16/774,372的优先权竖直电力和控制信号连接的半导体管芯的接括用于控制存储器管芯内的三维存储器阵列的操作的路区域或从外围电路区域提供电力或控制信号的至少一个电力和控制信号互信号区域被定位成与读出放大器区域相邻并且包括被配置成向外围电路区域或从外围电[0007]图1A是根据本公开的一个实施方案的在形成存储器侧接合介电层和存储器侧接合垫之后处于第一配置的存储器管芯的示意性[0009]图1C是包括图1A的存储器管芯的一个存储器开口填充结构的区域的示意性竖直[0010]图2A是根据本公开的一个实施方案的在形成逻辑侧接合介电层和逻辑侧接合垫7[0013]图3是根据本公开的一个实施方案的图1A和图1B的存储器管芯与图2A和图2B的逻[0014]图4A和图4B示出了位于图3的接合组件中的存储器管芯的存储器阵列区域的另选实施方案的平面图以及逻辑管芯的电力和控制信号区域及读[0015]图5是根据本公开的一个实施方案在减薄存储器管芯内的衬底的背侧之后的接合[0016]图6是根据本公开的一个实施方案在形成背侧绝缘层、外部接合垫和焊料材料部[0017]图7A是根据本公开的第一实施方案的图6的接合组件内的逻辑管芯的示意性水平细描述。竖直电力和控制信号连接可位于两个读出放大器区域之间和/或位于字线开关区指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或相互“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。构的顶表面和底表面之间或在第一连续结构的顶表面和底表面处的任何一对水平平面之8本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂[0028]单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非9[0031]通过在第一衬底908的上表面上方施加光致抗蚀剂层，光刻图案化光致抗蚀剂层也可采用更小和更大的深度。每个离散衬底凹陷腔内可形成介电穿通衬底衬垫386(例如，件。在一个例示性示例中，第一半导体器件920可包括绝缘层32和导电层46的竖直交替堆[0033]存储器阵列区域100中的每个存储器开口内可形成存储器开口填充结构58。如图1C所示，存储器开口填充结构58可包括存储器膜50和接触该存储器膜的竖直半导体沟道单元)。在这种情况下，每个存储器开口填充结构58和导电层46的相邻部分构成竖直NAND沟道的底端的任选的水平半导体沟道层10，以及提供第一衬底908与水平半导体沟道层10[0035]可穿通介电材料部分65、任选的介电隔层910和水平半导体沟道层10形成穿通存成于每个穿通存储器层级通孔腔内。每个穿通存储器层级介电衬垫486包括诸如氧化硅的[0036]第一介电材料层(290,960,970)可包括嵌入接触通孔结构和位线982的第一接触层级介电层290、嵌入第一金属互连结构980的位于第一接触层级介电层290上方的子集的通孔结构488的各个节点。互连金属线和互连金属通孔结构(它们是第一金属互连结构980(包括位线982和其他第一层级金属线)，第二存储器侧金属层级包括存储器侧第二层级金[0037]第一接触层级介电层290和第一互连层级介电层960中的顶层可以是介电扩散阻挡层(未明确示出)，其可以是厚度在10nm至300nm范围内的氮化硅[0038]例如，通过在第一接合介电层970中形成接合垫腔并用至少一种导电材料填充接通过金属到金属或混合接合而接合到同一金属材料或另一金属材料的金属(即，金属或金[0039]第一接合垫988中的每个第一接合垫被第一接合介电层970环绕并接触第一金属连接到第一半导体器件920的相应节点。在第一半导体管芯900包括存储器管芯的情况下，储器阵列区域内的三维存储器元件阵列，该存储器阵列区域具有沿第一水平方向hd1(例如，位线方向)的阵列区域长度l并且具有沿垂直于第一水平方向dh1的第二水平方向hd2围绕竖直半导体沟道的二维阵列布置，并且位线982可在竖直半导体沟道60的相应子集的[0041]在图1B所示的一个实施方案中，第一接合垫988可包括位于一对存储器侧输入输出区域MIO内的第一输入输出接合垫988A。第一输入输出接合垫988A连接到存储器元件的孔结构388和穿通存储器层级通孔结构488的子集可位于存储器侧输入输出区域层46的相应交替堆叠的阶梯表面上方的第一字线勾连接合垫988B。第一字线勾连接合垫勾连接合垫988B的每个集群可位于相应存储器侧字线勾连区域MWLHU内。每个存储器侧字线勾连区域MWLHU可被定位成与相应存储器侧输入输出[0043]在一个实施方案中，第一接合垫988可包括被定位成与包括存储器元件的相应三连接到位线982中的相应一条位线。第一位线勾连接合垫988C的每个集群可位于相应存储输入输出区域MIO和相应存储器侧字线勾连区域MWL[0044]在一个实施方案中，第一接合垫988可包括位于相应存储器阵列区域的面积内的第一外围接合垫988D。第一外围接合垫988D连接到位于第一半导体管芯900中的各种外围勾连区域MWLHU可被定位成与存储器侧外围连接区域MPERI相邻并且可沿第二水平方向(例储器侧外围连接区域MPERI相邻并且可沿第一水平方向hd1(例如，位线方向)从其横向偏[0045]每个存储器侧电力和控制信号区域MPCS可不包括第一接合垫988，或者如果器件号区域MPCS可被定位成与相应存储器侧外围连接区域MPERI、相应存储器侧位线勾连区域控制信号区域MPCS可沿第一水平方向hd1从相应存储器侧外围连接区域MPERI以及从相应个存储器侧电力和控制信号区域MPCS可沿第二水平方向hd2位于两个相应存储器侧位线勾连结构780中的至少一个第二金属互连结构可包括位于电力和控制信号区域PCS中的电力[0047]在一个实施方案中，第二半导体器件720可包括采用互补金属氧化物半导体[0048]一般来讲，第二半导体器件可包括可结合第一半导体管芯900中的第一半导体器储器管芯并且第二半导体管芯700包括逻辑管芯，该逻辑管芯包括用于存储器管芯内的存体管芯900的存储器元件的三维阵列的字线的一个或多个字线驱动电路；驱动第一半导体码器电路；对位线982进行地址解码的一个或多个位线解码器电路；感测第一半导体管芯900的存储器开口填充结构58内的存储器元件的状态的一个或多个感测放大器电路；向第或锁存器，和/或可用于操作第一半导体管芯900的三维存储器器件的任何其他半导体电[0049]第二介电材料层(760,770)可包括嵌入第二金属互连结构780的第二互连层级介金属层级，并且可通过位于与读出放大器区域相邻的电力和控制信号区域PCS中的竖直互更小和更大的厚度。第二接合介电层770可具有可例如通过平坦化工艺诸如化学机械抛光[0051]例如，通过在第二接合介电层770中形成接合垫腔并用至少一种导电材料填充接通过金属到金属或混合接合而接合到同一金属材料或另一金属材料的金属(即，金属或金二接合垫788的材料可与第一接合垫988的材料相[0052]第二接合垫788中的每个第二接合垫嵌入在第二接合介电层770中并接触第二金电连接到第二半导体器件720的相应节点。在第二半导体管芯700包括逻辑管芯的情况下，半导体管芯900和第二半导体管芯700中的一者包括包含存储器元件(诸如存储器元件的三维阵列)的存储器管芯，并且第一半导体管芯900和第二半导体管芯700中的另一者包括包含被配置成操作存储器元件(诸如存储器元件的三维阵列)的外围电路的芯900接合到第二半导体管芯700之后，位于在平面图中与第一半导体管芯900的存储器阵[0055]在一个实施方案中，读出放大器区域S/A可沿第一水平方向hd1从外围电路区域导体管芯900中的存储器阵列区域100宽度并且小于沿第二水平方向hd2的外围电路区域并且可沿第一水平方向hd1从外围区域PERI横向偏移。在一个实施方案中，外围电路区域PERI沿第二水平方向hd2的宽度可与读出放大器区域S/A宽度与电力和控制信号区域PCS沿I×J矩形周期性阵列相同的周期的第二I×J矩形周期性阵列。I和J可以是大于8的独立整第二输入输出接合垫788A。第二输入输出接合垫788A连接到沿第二半导体管芯700的至少LIO可沿第二半导体管芯700的一个或一对前侧边缘定位。第二半导体管芯700的逻辑侧输入输出区域LIO的面积可以是第一半导体管芯900的存储器侧输入输出区域MIO的面积的镜导体管芯700的逻辑侧字线勾连区域LWLHU的面积可以是第一半导体管芯900的存储器侧字出放大器区域可具有与逻辑侧位线勾连区域LBLHU的面积的至少50％和/或至少80％和/或域LBLHU内。每个逻辑侧位线勾连区域LBLHU可被定位成沿第一水平方向hd1与相应逻辑侧输入输出区域LIO相邻并且沿第二水平方向与相应逻辑侧字线勾连区域LWLHU相邻。因此，位于字线开关区域WLSW上方的每个区域LWLHU可沿第二水平方向hd2定位在两个区域LBLHU(其位于相应读出放大器区域S/A上方)之间。第二半导体管芯700的逻辑侧位线勾连区域LBLHU的面积可以是第一半导体管芯900的存储器侧位线勾连区域M连接到位于第二半导体管芯700中的相应外围电路区域中的各种外围电路元件。每个外围电路区域可位于与第一半导体管芯900中的相应存储器阵列区域的面积的镜像重叠的面积[0062]区域PERI中的各种外围电路元件可包括例如采用CMOS配置的产生用于第一半导合垫788D的每个集群可位于相应逻辑侧外围连接区域LPERI内。每个逻辑侧外围连接区域LBLHU可被定位成沿第一水平方向与相应逻辑侧输入输出区域LIO相邻并且沿第二水平方LWLHU可被定位成与逻辑侧外围连接区域LPERI相邻并且可沿第二水平方向hd2从其横向偏且可沿第一水平方向hd1从其横向偏移。第二半导体管芯700的逻辑侧外围连接区域LBLHU的面积可以是第一半导体管芯900的存储器侧外围连接区域MBLH供应和控制互连结构780P是第二金属互连结构780的被配置成传输电力供应电压和控制信沿第一水平方向hd1与相应逻辑侧外围连接区域LPERI相邻，沿第二水平方向hd2与相应逻辑侧位线勾连区域LBLHU相邻，并且沿第一水平方向hd1与相应逻辑侧输入输出区域LIO相接区域LPERI与相应逻辑侧输入输出区域LIO之间并且沿第一水平方向hd1从两者横向偏[0064]第二半导体管芯700的逻辑侧电力和控制信号区域LPCS的面积可以是第一半导体和控制信号区域PCS可具有与相应外围电路区域PERI、相应读出放大器区域S/A和输入/输[0065]参考图3，第一半导体管芯900和第二半导体管芯700被取向成使得第一接合介电二接合介电层770的表面接触第一接合介电层970的表面，并且第二接合垫788的每个表面的图案可为第一接合垫988的图案的镜像，其中第一半导体管芯900与第二半导体管芯700每个面对的对之间的面积重叠可能是第一接合垫988和第二接合垫788中较小者的面积的接合垫788与第一接合垫988之间引起金属到金属接合，并且任选地在第一接合介电层970与第二接合介电层770之间引起介电接合。退火温度可基于第二接合垫788和第一接合垫[0067]位于一对逻辑侧输入输出区域LIO内的第二输入输出接合垫788A中的每个第二输入输出接合垫可接合到位于该对存储器侧输入输出区域MIO内的第一输入输出接合垫988A输入输出接合垫788A和第一输入输出接合垫988A的接合对而电连接到第二半导体管芯700中的输入/输出电路控制电路702的节点。接合垫的此子集(788A,988B)被配置成通过位于第二半导体管芯700的电力和控制信号区域PCS中的电力和控制信号互连结构780P来传输导体管芯700的外围电路区域PERI之间和/或在第二半导体管芯700的外围电路区域PERI与[0068]在为沿垂直于第一半导体管芯900与第二半导体管芯700之间的接合界面800的方[0069]第一半导体管芯900中的穿通衬底通孔结构388可电连接到第一接合垫988的沿第体管芯700(其可为逻辑管芯)可包括将输入/输出电路区域I/O的节点电连接到第二输入输出接合垫788A(其可为逻辑侧接合垫的沿第二半导体管芯700的前侧边缘定位的子集)的第[0070]位于相应逻辑侧字线勾连区域LWLHU内的第二字线勾连接合垫788B中的每个第二字线勾连接合垫可接合到位于相应存储器侧字线勾连区域MWLHU内的第一字线勾连接合垫线46通过第二字线勾连接合垫788B和第一字线勾连接合垫988B的相应接合对连接到位于线勾连区域LWLHU的面积可与第一半导体管芯900的存储器侧字线勾连区域MWLHU的面积相[0071]位于逻辑侧位线勾连区域LBLHU内的第二位线勾连接合垫788C中的每个第二位线勾连接合垫可接合到位于存储器侧位线勾连区域MBLHU中的相应存储器侧位线勾连区域内中的每条位线982可通过第二位线勾连接合垫788C和第一位线勾连接合垫988C的接合对而电连接到第二半导体管芯700中的感测放大器区域S/A中的一个感测放大器区域中的相应一半导体管芯900的存储器侧位线勾连区域MBLH[0072]位于逻辑侧外围连接区域LPERI内的第二外围接合垫788D中的每个第二外围接合可接合到位于存储器侧外围连接区域MPERI中的相应一个存储器侧外围连接区域内的第一路元件(诸如源极侧选择电极和漏极侧选择电极)通过第二外围接合垫788D和第一外围接合垫988D的对而电连接到位于第二半导体管芯700中的外围电路元件(诸如选择电极驱动管芯900的存储器侧外围连接区域MPERI电路(SADRV)元件与读出放大器区域S/A中的相应读出放大器电路元件之间以及外围电路区域PERI与输入/输出电路区域I/O中的相应元件之间的竖直和横向互连延伸穿过位于逻芯700的逻辑侧电力和控制信号区域LPCS的面积可与第一半导体管芯900的存储器侧电力[0074]图4A示出图3的接合组件内的存储器管芯900的存储器阵列区域100的平面图以及逻辑管芯700的读出放大器区域S/A及电力和控制信号区域PCS的平面图。第一半导体管芯围区域MPERI的整个面积的至少50％(诸如至少80％)储器阵列区域100可上覆L条位线。第一半导体管芯900中的位线982可沿第一水平方向(例[0075]读出放大器区域S/A的面积可与逻辑侧位线勾连区域LBLHU的面积相同或可基本布置的N个读出放大器组件SAA。读出放大器组件SAA中的每个读出放大器组件可包括沿第[0076]图4B示出图3的接合组件内的存储器管芯900的存储器阵列区域100的平面图以及逻辑管芯700的读出放大器区域S/A及电力和控制信号区域PCS的另选实施方案的平面图。[0077]根据本公开的一方面，总共L条位线982可沿第一水平方向hd1横向延伸并且可具线982占据的沿第二水平方向hd2的面积的宽组件SAA沿第二水平方向hd2的间距可小于位线982沿第二水平方向hd2的间距P的M倍。例如，读出放大器组件SAA沿第二水平方向hd2的间距P可在数目M与位线982沿第二水平方向水平方向hd2的宽度可在数目M与位线982沿第二水平方向hd2的间距P的乘积的40％至90%hd2的宽度WB可与数目L与位线982沿第二水平方向hd2的间距P的乘积相同。电力和控制信号区域PCS和读出放大器区域S/A沿第二水平方向hd2的宽度之和可与存储器阵列区域100沿第二水平方向hd2的宽度WB相同。读出放大器区域S/A沿第二水平方向hd2的宽度可小于个读出放大器组件SAA沿第二水平方向hd2的宽度(WS)可短于(即，小于)16条相应位线982宽度相同。读出放大器单元SAU中的每个读出放大器单元可通过第二位线勾连接合垫788C的相应一条位线，第二位线勾连接合垫和第一位线勾连接合垫是接合垫(988,788)的位于接合界面800处并且与读出放大器区域具有面积重叠[0081]逻辑侧电力和控制信号区域LPCS可被定位成与逻辑侧外围区域LPERI和逻辑侧位线勾连区域LBLHU相邻。逻辑侧电力和控制信号区域LPCS可与逻辑侧外围区域LPERI接界，域LBLHU横向偏移。在一个实施方案中，逻辑侧电力和控制信号区域LPCS沿第二水平方向hd2的宽度可与逻辑侧外围区域LPERI沿第二水平方向hd2的宽度与逻辑侧位线勾连区域第二水平方向hd2的宽度与逻辑侧位线勾连区域LBLHU沿第二水平方向hd2的宽度之和可与逻辑侧外围区域LPERI沿第二水平方向hd2的[0082]根据本公开的一个方面，逻辑侧位线勾连区域LBLHU与逻辑侧电力和控制信号区域LPCS的组合可容纳在由逻辑侧外围区域LPERI沿第一水平方向hd1横向延伸的两个纵向域LPCS的组合可在一侧与逻辑侧外围区域LPERI接界并且在另一侧与逻辑侧输入输出区域侧电力和控制信号区域LPCS的组合横向偏移，并且逻辑侧输入输出区域LIO可沿第一水平以在穿通衬底通孔结构388的面积上方形成开口。可执行蚀刻工艺以在光致抗蚀剂层中的[0085]至少一种金属材料可穿过背侧绝缘层610沉积到开口中并且沉积在背侧绝缘层的厚度可在0.5微米至10微米的范围内，诸如1微米至5微米，但也可采用更小和更大的厚[0086]至少一种金属填充材料和金属材料层可随后被图案化以形成接触穿通衬底通孔结构388中的相应一个穿通衬底通孔结构的离散的背侧接合垫650。背侧接合垫650可用作650上形成焊料材料部分660，并且可执行C4接合工艺或引线接合工艺以将背侧接合垫650[0087]一般来讲，可在第一半导体管芯900(其可为存储器管芯)的背侧表面上形成背侧中的一组连续的输入/输出电路I/O、读出放大器区域S/A、包括读出放大器驱动电路(SADRV)的外围电路区域PERI以及一组电力供应和控制互连结构780P的空间布置。图7A与图2B相同，不同的是图7A示出了图7C所示的区域C的位置。在逻辑侧电力和控制信号区域LPCS的面积下方的第二半导体管芯700的体积包括位于区域PCS中的一组电力供应和控制力供应和控制互连结构780P可用于通过相应输入/输出接合垫(988A,788A)在第二半导体电力和控制信号区域PCS可由输入输出电路区域I/O、由位于逻辑侧位线勾连区域LBLHU下方的读出放大器区域S/A以及由位于两个读出放大器区域S/A之间的逻辑侧外围连接区域650到外围电路区域PERI的电力连接路径或信号连接路径的一部分被示意性地示出，并且区域SA相邻的字线开关区域WLSW中。由于逻辑管芯700中的字线开关区域WLSW可具有比存和控制信号区域PCS中的一组连续的输入/输出电路区域I/O、字线开关区域WLSW中的字线[0090]位于逻辑侧电力和控制信号区域LPCS下方的电力和控制信号区域PCS的面积内的第二半导体管芯700的体积包括一组电力供应和控制互连结构780P。该组电力供应和控制互连结构780P可包括第二金属互连结构780的子集。该组电力供应和控制互连结构780P可用于通过相应输入/输出接合垫(988A,788A)在第二半导体管芯700与第一半导体管芯900之间路由电力供应电压和控制信号。电力和控制信号区域PCS可由输入输出电路区域I/O、件920和多条位线982的存储器管芯(诸如第一半导体管芯900)以及接合到存储器管芯900的逻辑管芯(诸如第二半导体管芯700)。逻辑管芯700包括被配置成控制存储器器件920的S/A相邻并且包括被配置成向外围电路区域PERI或从外围电路区域提供电力或控制信号的[0092]在一个实施方案中，存储器器件920包括三维存储器器件。该三维存储器器件包括：包含围绕竖直半导体沟道60的二维阵列布置的多个存储器元件54的存储器阵列区域区域100的面积重叠的面积内。读出放大器区域S/A沿第一水平方向hd1从外围电路区域电力和控制信号区域PCS沿第一水平方向hd1从外围电路区域PERI横向偏移并且沿第二水平方向从读出放大器区域S/A横向偏移，如图7A所示。图7B中所示的接合垫的子集(988A,788A)位于存储器管芯900与逻辑管芯700之间的接合界面800处并且被配置成通过电力和控制信号互连结构780P在存储器管芯900与外围电路区域PERI之间传输电力或控制信号。在一个实施方案中，电力和控制信号互连结构780P提供接合垫的子集(988A,788A)与外围[0094]在一个实施方案中，外围电路区域PERI沿第二水平方向hd2的宽度与读出放大器区域S/A沿第二水平方向的宽度与电力和控制信号区域PCS沿第二水平方向的宽度之和相[0095]在图4A和图4B所示的一个实施方案中，存储器阵列区域包括沿第二水平方向hd2具有间距P的L条位线。读出放大器区域S/A包括沿第二水平方向hd2布置的N个读出放大器的相应一条位线。每个读出放大器组件SAA在第二水平方向hd2上的宽度小于M与P的乘积，[0096]在一个实施方案中，读出放大器单元SAU中的每个读出放大器单元通过接合垫的位于接合界面800处并且与读出放大器区域S/A具有面积重叠的另一个子集(988C,788C)电连接到存储器管芯900中的位线982中[0097]在一个实施方案中，控制电路702还包括沿逻辑管芯700的边缘定位的输入/输出和控制信号互连结构780P通过输入/输出电路区域I/O中的金属通孔780V电连接到接合垫[0098]在图6和图7B所示的一个实施方案中，存储器管芯900还包括位于存储器管芯900于接合界面800的相对侧上，并且穿通衬底通孔结构388竖直地延伸穿过存储器管芯900并且通过通孔结构488提供背侧接合垫650与接合垫的子集(988A,788A)之间的电连接。在图所示