【《扩频测距系统的设计与实现》18000字（论文）】

目录[13]累加后把获取到的N位字长θn为二进制序列输入至波形存储器中，通过二进制码进行寻址，二进制码也指的是相位，随后得到波形幅度。其中，波形存储器存储的是一个幅度的完整周期，利用二进制序列做波形存储器的地址码。随后波形存储器输出幅度码φn，共有L位，对其进行数模转换称为信号波形，而低通滤波器的作用是将凹凸不平的波形变得平滑，最终得到信号波形f(t)图2-15正弦波频率变换过程2.2.5载波与伪码同步技术1、载波同步提取载波通常使用插入导频法或帧尾直接法，同时也被另称为外同步法和自同步法。两者的区别在于前者需要寻找合适的频率位置插入导频提取载波，后者可以直接在接收信号中提取载波。（1）插入导频法插入导频法更适用于采用抑制载波的调制方式来提高发射系统工作效率的无线电系统，因此射频信号中会没有载波分量，即使有也会很难分离出来。采用低功率线谱的正弦波作为导频信号，将其利用插入导频法，把导频信号插入已调信号频谱里。然后经由窄带滤波器，把接收信号中的载波提炼出来，但此时得到的载波并非是所需的相干载波，最终仍需经过相关流程处理，才能取得所需的相干载波。（2）帧尾直接法正如帧尾直接法中的“直接”所说，主要特点是“直接”提取载波。将一些没有载波分离的已调信号经过线性变换得到其中的载波分量。下面对较常用的三种帧尾直接法做简单介绍。a、平方变换法与平方环法平方变换法的工作流程如图2-16所示，相关器件有平方律器件、窄带滤波器和二分频器。平方律器件的作用是将已调信号实行平方变换，过后使用窄带滤波器过滤出其中心频率的频率分量，然后利用二分频器得到载波输出，完成载波同步。平方环法的方式与平方变换法大同小异，把窄带滤波器替换成锁相环即是平方环法。锁相环一方面保证了输出载波的信号质量，另一方面拥有良好的跟踪、窄带滤波和记忆性能。图2-16平方变换法系统结构图2-17平方环法系统结构b、同相正交法同相正交法也被称为科斯塔斯环（Costas环），其载频信号主要利用压控振荡器来获得。压控振荡器中会有输出信号cos(ωct+θ)和正交信号sinωct+图2-18同相正交法系统结构2、伪码同步与载波同步相似，伪码同步也分为捕获和跟踪两个阶段。捕获到扩频信号以后，本地参考信号要对接收信号做精准的跟踪工作。伪码跟踪和载波跟踪是需要被跟踪的信号，关于跟踪工作的实现，两者均需要用到锁相环，但其中的鉴相器有差异。伪码跟踪过程的鉴相器是利用超前和滞后相位之间的运算，这两个相位来自于输入信号和本地参考信号。而伪码跟踪环路又因为不同的相关器，有以下三种形式：（1）全时间超前-滞后跟踪环路环路使用了两个独立的相关器，如图2-19所示。本地参考码为c(t−τd)，输入信号分别与超前本地参考码图2-19全时间超前-滞后跟踪环路结构（2）-抖动超前滞后跟踪环路因为不同的相关器有不同的伪码跟踪形式，在鉴相器中，-抖动超前滞后跟踪环路比全时间超前-滞后跟踪环路少一个相关器，即这个环路只用了一个相关器，如图2-20所示。超前和滞后的相关运算利用开关信号k(t)来令相关器运作，其余的方法与全时间跟踪环路一样。它具有硬件电路简单化的优点，但也因此噪声性能有所下降。与全时间跟踪环路相比，它克服了必须精确平衡超前和滞后两个通道的问题。图2-20-抖动超前滞后跟踪环路结构（3）抖动超前-滞后跟踪环路环路结合了前两种环路的优点，使用了两个相关器，开关函数令超前本地参考码和滞后本地参考码相关器轮流交换。克服了必须精确平衡超前和滞后两个通道和噪声性能变差的问题，但其硬件因此变得复杂。图2-21抖动超前-滞后跟踪环路结构第三章扩频测距算法设计3.1扩频系统仿真步骤与方法从第二章所说明的扩频通信系统模型的原理出发，设计了直接序列扩频通信系统，在MATLAB/SIMULINK平台上搭建并进行仿真，扩频系统的FPGA实现基于该系统。下面对直接序列扩频通信系统进行介绍。扩频通信系统与一般的通信系统相比较，主要是多了通过伪随机序列对其进行扩频的部分，它的一般工作过程是将信息序列进行扩频调制，频谱扩展再对扩频信号进行解扩和解调，即可完成对信息序列的扩频处理。系统中主要包括信源、伪随机码以及扩频处理三个部分。图3-1扩频通信系统工作过程仿真的设计从系统的工作过程入手，先产生一个信息码和伪随机码，对他们进行乘法操作，实现扩频调制，调制后的信息码经过信道然后解调，解调方式是与伪随机码进行乘法操作，最终获得扩频信息。图3-2扩频通信系统的simulink仿真图扩频通信系统的输入信号借助Bemoulli二进制信号产生器产生，PN码产生器则生成m序列，将其作为扩频通信系统的扩频码。将两个码进行BPSK调制，然后使用乘法器做乘法操作，形成复合码，完成扩频调制，此时可得到一个频谱被扩展的信息序列。将扩频信号传输到一个宽带很宽的信道中，这里采用的是AWGN信道，它是一个线性增加的宽带噪声，用来仿真发射机和接收机之间的信道，且具有恒定的频谱密度和高斯分布的幅度。随后将发送出去的信息序列与m序列相乘，进行BPSK解调操作，即可得到需要的信息。另外，扩频码的自相关性需要在0附近有值和拥有尖锐峰值，互相关性尽可能接近于0，且码周期长，才能更好地体现和利用其保密性和抗干扰性等优点。扩频码一般选用的都是伪随机码，因此需要通过m序列和Gold序列的初相和生成多项式码，获取它们的寄存器初始状态、反馈系数、码周期和自相关性与互相关性，对这些数值和特性进行判断，最终选定符合的伪随机码。于是根据需求选定了两个不同的m序列，其参数见表3-1：表3-1m序列参数值m1m2寄存器初始状态407129反馈系数1023584码周期10231023根据参数值进行相关计算，得到的图像分别是m1、m2序列的自相关性和m1与m2之间的互相关性： 图3-3m序列的自相关性与两个m序列间的互相关性可见所设计的m1和m2序列的自相关性具有尖锐峰值，尽可能在0位置有值，均有良好的自相关性。而m1序列与m2序列间的互相关性也尽可能接近于0，适合进行模2相加称为Gold码。3.2扩频测距算法设计与分析根据上述方式设计出直接序列扩频通信系统后，在此基础上加入测距部分。从通过计算延迟的时间来求得待测距离的方法进行设计，即将测量距离转换成测量延时，即获取时间差τ。图3-4时间差示意图由于考虑到测量精确度的原因，将测量延时转换成计算发送端与接收端之间伪随机码的码钟个数及相位差，通过计算获得距离。扩频测距多用于卫星测量、GPS等定位技术，但由于条件限制，无法实现地面至卫星之间的实际距离测量，因此对收端的码钟个数及相位进行模拟可控延时设计。模拟延时后的码钟个数和相位作为收端的码钟个数和相位，延时的设计建立在移位寄存器的基础上。而统计码钟个数则通过计数器来计数，相位差通过收发端的相位相减来获得。同时，系统是在已保证一切同步的背景下进行设计。如图3-5所示，所显示的波形分别是发端触发脉冲、发端的码钟、收端触发脉冲及收端的码钟。可以清楚看到发送端与接收端之间的触发脉冲延迟和码钟上相位的延迟，分别对应粗距离与细距离，得到的结果综合起来即为时间差。图3-5收发端间的时序设收发端间的码钟个数为N，码钟间的相位差为φ，码钟为fs，时间差为τ T=1/f （3-1）其中T为周期，f为频率。根据前面分析可得，时间差为： τ=Nfs+图3-5所示的是理想无误差的状态下获得的码钟个数及码钟相位差。实际测量中，由于硬件、设计等问题，以及收端的触发脉冲与发端码钟相位的位置是未知且不固定的，因此可能会使得检测收端触发脉冲和相位时存在抖动，而抖动易引起获取数据有整周跳变的问题。如图3-6所示，假设收端的脉冲由于抖动往后推迟了，其前沿在抖动，即位于发端码钟相位的上升沿之前，则容易产生误差。设无误差情况下收发端间的码钟共计出N个，但由于抖动，且抖动位置位于发端码钟相位的上升沿之前，则有抖动误差情况下收发端间的码钟易计出N+1个，加上测到的相位差φ后，随之产生了一个整周跳变。图3-6抖动发生在码钟相位上升沿之前的误差但当收端的脉冲抖动后位于发端码钟相位的上升沿之后，即使产生抖动推迟了，也对结果不产生影响，测出码钟个数的最终结果与无抖动时结果一样，时序如图3-7所示。图3-7抖动发生在码钟相位上升沿之后的结果因此在优化设计过程中也需要注意这个问题。令收端触发脉冲在输出时有两种选择，一种是正常输出，设为A，另一种是在A的基础上适当往后移动半个码元，设为B。通过两种不同处理的收端触发脉冲后，使系统在其输出时有一个判断。对这个判断设定一个范围，通过细距离的值的范围来确定选择哪一路输出。根据分析可知，若收端触发脉冲在-270°~90°处抖动，很有可能会计多一个码钟周期，而在90°~270°时抖动则是无误差的。也就是说，当得到的细距离为-270°~90°时，证明测量粗距离时前沿在抖动，系统则选择B上的输出结果。当得到的细距离为90°~270°时，系统则选择A上的输出结果。第四章扩频测距系统的设计与实现4.1软件平台介绍系统实现的软件部分使用的是QuartusⅡ，其是一款综合性CPLD/FPGA开发软件，出产于Altera公司，因此支持Altera的IP核。具有BlockDiagram/SchematicFile(BSF)、VerilogHDLFile、VHDLFile等多种设计形式，其设计环境具有逻辑性，有利于数字逻辑的设计。软件及其功能具有不少优点与特点：（1）运行速度快，界面方便易操作，功能集中；（2）具有开放性，完全集成化；（3）逻辑综合工具的功能丰富；（4）自带综合器和仿真器，如有电路和时序逻辑的仿真工具；（5）自带的SignalTap逻辑分析工具有利于进行嵌入式的时序逻辑分析。SignalTap作为第二代系统级的调试工具，可以实现实时捕获信号，并同时将其显示出来，为观察软硬件之间的情况提供了便利。在配置方面有很大的自由度，对想要观测信号、捕获信号的起始时间和捕获数据的数量均可以自由配置。关于数据输出的方式分为两种：通过JTAG端口下载和通过I/O口连接。两者所输出的对象不同，前者是将数据下载到相关硬件设备的FPGA芯片中，结果反馈至SignalTap，后者是将数据连接到外部逻辑分析仪或示波器中。使用QuartusⅡ设计工程的具体流程主要分为五个步骤。先创建工程文件，确定工程的顶层文件设计形式为哪一种，如BSF、VerilogHDL、VHDL等。设计完成后对整个工程进行编译检错，获取设计工程的设计及编译结果用以分析。随后就可以对设计进行仿真分析，编程与验证设计是否可行。4.2硬件平台介绍硬件平台使用的是AlteraDE2-115，用以与软件设计相连验证设计，其核心FPGA芯片为CycloneIV4CE115F29，该平台可以提供广泛的设计实现功能，包括从较简单的设计到不同的多媒体电路设计。FPGA芯片内部集成了许多功能单元，不同功能模块连接到一起，具有丰富的内部资源，因此也具备强大的复杂运算能力。DE2-115的硬件资源丰富，足以支持所设计的直接序列扩频测距系统的实现，相关算法的实现也主要通过信号处理上的FPGA内实现，下面对硬件内容做部分简单介绍。其具有50MHz的晶振提供给时钟源，I/O口的配置和标准接口种类丰富，包括按钮、发光二极管、七段数码管、通用串行总线USB控制模块、RS-232标准接口、自适应以太网络适配器等等，其中，USB下载电路同时支持JTAG模式和AS模式。所使用的存储芯片分别有2MBSRAM、128MBSDRAM、8MBFlashmemory和32KBEEPROM。DE2-115的系统框图如图4-1。图4-1DE2-115系统框图所配带的DE2-115系统生成器有助于系统的配置，为快速创建QuartusⅡ项目文件提供便利，能有效避免用户编辑顶层设计文件或引脚分配时发生错误，减少了因错误分配引脚导致设备电压分配受损、发生故障、性能退化等问题。可生成的QuartusⅡ项目文件有：（1）QuartusIIProjectFile(.qpf)（2）QuartusIISettingFile(.qsf)（3）LevelDesignFile(.v)（4）SynopsisDesignConstraintsfile(.sdc)（5）PinAssignmentDocument(.htm)图4-2系统配置如图4-2所示，在系统生成器中选择自己设计中所包括的硬件系统的组件，只要选择了组件系统生成器就会生成相关的引脚分配，其中包括引脚名称、地址、方向和I/O口标准4.3系统设计使用软件仿真平台QuartusⅡ和硬件平台DE2-115来进行扩频测距系统的实现。在QuartusⅡ上搭建扩频测距模拟系统，通过观察其中的SignalTap功能，来对系统的设计进行改善和设计。其中的内容包括直接数字频率合成器、扩频模块、计数模块和减法器模块。首先设计直接数字频率合成器，产生发送端的相位和码钟，然后使用加法器将初相和常数相加，获得模拟的收端相位，其中常数可控，即相位延迟时间可控。然后设计一个可设置多项式生成码、初相以及截短长度的伪随机码产生器，用其产生两个生成多项式码和初相不同的m序列，同时也可得到发端伪随机码的触发脉冲，两个m序列进行模2相加即可得到Gold码。将获得的触发脉冲使用移位寄存器对其进行延迟，用以模拟数据在发出和接收过程中因距离而导致的时间差。得到发端与收端的触发脉冲后，使用计数器计出收发端PN码之间的码钟个数，得到待测距离的粗距离。随后使用减法器对发端相位以及收端相位进行相减，即可获得待测距离的细距离。根据获得的码钟个数以及相位差，通过公式（2-8）运算，获得测量距离。图4-3扩频测距模拟系统框图4.3.1时钟管理设计系统时钟使用锁相环（PLL）去产生。负反馈技术是锁相环工作的关键技术，目的是产生所需频率，方式是利用相位同步产生的电压对压控振荡器做调谐工作。其通常由鉴相器、滤波器和压控振荡器组成，同时具有分频和倍频的功能，频率切换的速度快且输出相位稳定低噪声。锁相环的工作原理主要是把获取的输入与输出信号间的相位差通过一系列的电压转换来控制输出信号的频率值，最终把输出信号的频率和相位经过负反馈电路反馈到鉴相器中。在设计中，锁相环输入一个50MHz的时钟信号，分频比为1/1，所产生系统时钟为50MHz。其中的复位模块则用于调整时钟的复位，系统每次上电，稳定后会产生一个复位信号，以避免由于一些寄存器的初始值未知而导致发生错误。图4-4时钟管理模块4.3.2模拟信号发送端设计模拟发端主要包括产生发端相位和发端触发脉冲两部分。发端相位是通过使用直接数字频率合成器来产生的，同时可以获得一个所需要的码钟。在模拟发端设计中，设计一个直接数字频率合成器，选定的输入频率为50MHz，输出频率为5MHz，这个输出频率作为伪随机码产生器所使用的码钟。跟据第二章式（2-22）可知，DDS输出的频率范围由频率控制字K来控制。因此，若选定了设计的输入与输出频率，可以算出所对应的频率控制字K的值为429496730。将频率控制字K通过使用constant输入至直接数字频率合成器中，最终获得发端相位和5MHz的频率，其中合成器的数据位为32bit。图4-5发送端直接数字频率合成器模块获取发端脉冲的方法则是使用伪随机码产生器来产生伪随机码及其触发脉冲。设计出一个可以产生不同初相、生成多项式和截短长度的伪随机码产生器，伪随机码产生器可产生不同的m序列，而前文中DDS所产生的5MHz输出频率作为伪随机码产生器的码钟。其中，m1序列的生成多项式为407，初相为1023，截短长度为1023；m2序列的生成多项式为129，初相为584，截短长度为1023。图4-6发送端伪随机码产生模块 另外，Gold序列则是将所产生的两个m序列进行模2相加的到。图4-7Gold序列模块4.3.3模拟信号接收端设计与模拟发端信号相类似，模拟收端主要包括产生收端相位和收端触发脉冲两部分，主要目的是在发端的触发脉冲和相位上实现可控延迟。在发送端初始相位的基础上，假设对其实现π/8的延迟，使用加法器与发送端相位相加，以模拟由于距离而产生的时间上的延迟。在发端时，DDS的数据位为32bit，因此使用constant作为加法器的一端输入时，经过计算π/8的延迟需要输入536870912，即可实现相位上的延迟，也就是得到收端相位。图4-8接收端相位模块模拟收端触发脉冲则通过使用74164移位寄存器，对发端触发脉冲进行延迟，使用码钟去对其进行采样。延迟多久可以根据选择不同的输出端来控制，以此实现可控延迟，最终可以获得收端触发脉冲。图4-9接收端伪随机码模块4.3.4粗距离设计通过获取发送端与接收端之间的码钟个数来确定待测距离的粗距离。而计算码钟个数使用计数器来实现，基本方式是使用两个触发脉冲作为计数器的开关，第一个脉冲输入时，计数器开始计某个高频率的时钟，第二个来的时候停止计数，获得的高频脉冲的个数即为延时。否则计数器会一直循环计数，使得输出结果无意义。图4-10计数器计数过程由此将发送端伪随机码的触发脉冲输入至计数器，作为计数器的起始时间。用接收端伪随机码的触发脉冲作为计数器的截止时间，就可以获取当前时刻的码钟个数，即收发端之间的码钟个数，以此得到粗距离。图4-11粗距离模块4.3.5细距离设计细距离的获取则通过发送端相位与接收端相位相减获取，使用的减法器数据位为32bit，也就是360°可以用32bit来表征，使得测出的相位更加精确，以此提高测距精度。将收发端模块获得的相位先通过D触发器锁存，使得发送端与接收端能在同一时刻进行采样，输入至减法器中，分别作为减数和被减数，获取收发端之间的相位差，即细距离。然后将获得的粗距离与细距离，通过公式R=cτ图4-12细距离模块4.4系统测试与测距精度分析（1）系统测试 将上述扩频测距系统设计完成后，使用QuartusⅡ中的SignalTap功能连接硬件平台观察测试结果，SignalTap是嵌入式分析仪，嵌入到FPGA的内部，相关设置完成后，对设计完成的系统进行编译，然后通过SignalTap采集和分析数据。SignalTap的采样时钟设置为50MHz，存储深度为8k，然后下载sof文件。运行SignalTap后，运行结果如图所示，其中，Q端为接收端触发脉冲，从Q[0]至Q[7]，不同的Q端输出代表着不同的测试距离。此次测试以Q[7]为接收端触发脉冲，m1序列的触发脉冲为发送端触发脉冲为例。因此pn_1_allone为发端触发脉冲，Q[7]为收端触发脉冲，从TimeBars可看出使用SignalTap采样，获得的收发端触发脉冲之间相差77个码钟。输出D为计数结果，计出收发端触发脉冲之间相差67个码钟，目前结果不够准确。phase为发送端相位，phase_2为接收端相位，输出detail为减法器计算出的相位差。根据查看Value一列，detail的结果正是phase_2与phase相减的结果，也对应了当初收端相位模块在发端相位的基础上添加的π/8，即SignalTap中显示的相位差数值与设置的延时相同。图4-13SignalTap测试结果（2）测距精度分析扩频测距系统中，主要是求因距离而产生的时间上的延迟来获得距离，测量收发端伪随机码的码钟个数得到粗距离，测量收发端伪随机码的相位差得到细距离。整个环节与伪随机码紧密相连，提高测距精度的方法也可以由此入手。在终端的相关设备中，影响测距精度的随机误差主要包括地面热噪声和测量量化误差两个部分。关于测距随机误差σR1，在码跟踪环的提取部分中，地面热噪声的影响会引起测距精度的随机误差。若使用非相干延迟锁定单∆ σt=ΔB其中，Δ为伪随机码码元宽度，Bn为码跟踪环带宽，BIF为相关处理器带宽，C/N至于测量量化误差σR2 σR=σR12第五章总结与展望5.1全文总结扩频通信技术的抗干扰性、保密性、可实现码分多址等优异性能使得它能广泛应用于不同场景中。利用扩频通信的优点，经过查阅各种资料以及动手实现，本文主要研究了扩频测距系统的设计与实现。本文所研究和完成的主要内容主要有以下四个部分：（1）经过调查研究，对扩频测距系统的背景、发展现状做了简单介绍，对其用处及意义有一定的了解；（2）学习并介绍了扩频通信的相关理论和方法、直接扩频及其传输特点等。其中包括扩频通信的基础理论、系统结构模型，扩频测距的主要原理，即通过求时间差来求得待测距离。而相关模块的原理包括扩频序列编码的特性及原理、数字频率合成技术的原理等，为设计和实现扩频测距系统奠定基础；（3）对扩频测距系统的算法进行设计，伪随机码作为扩频测距系统的扩频码。确定好伪随机码的码型、码周期，设计好的两个m序列于MATLAB中进行仿真验证其自相关性是否优良，并且验证两个m序列之间的互相关性以确定Gold码。于MATLAB/SIMULINK中对设计的基础扩频通信系统进行仿真以确定扩频测距系统的整体设计框架，对其进行实现；（4）扩频测距系统的设计于QuartusⅡ中进行搭建，与硬件平台DE2-115连接，使用SignalTap功能观察结构，于FPGA上进行测试与调试。系统的设计方向主要是对时间进行可控延迟，以模拟不同的待测距离，验证方案是否可行。设计与实现的内容包括时钟管理，利用DDS产生发送端的相位，设计码产生器产生发送端的伪随机码，对收端模拟接收端的伪随机码及相位进行可控延时设计，然后经过计数器与减法器获取粗距离与细距离。5.2课题展望由于个人水平和时间有限，文中仍有许多不足，在某些方面没有进行更深一步的研究与实现，仍然需要不断学习和改进，包括以下两个方面：（1）对伪码和载波同步技术的原理和实现方法没有深入了解，想要做一个更完整和完善的扩频测距系统，后续仍需有更广泛的了解和探讨；（2）根据前面的理论分析和设计思路，测距精度仍有能优化的地方。可以对粗细距离的获取进行进一步优化，如加入防止抖动的功能，设定范围，让获取粗细距离模块对输入的码钟和相位有一个判断，不同的范围选择不同的码钟和相位。参考文献彭湘彦.基于FPGA的扩频通信测距测速系统设计与实现[D].华中科技大学,2014.张岩奇.扩频测距技术的研究[D].哈尔滨理工大学,2008.蔡晓磊.扩频信号检测和跟踪的设计与实现[D].西安电子科技大学,2017.李俊生.伪码测距算法研究与仿真[D].国防科学技术大学,2006.赵林军.卫星扩频测距技术及其数字化实现[D].西安电子科技大学,2008.高红兵,任世杰,丁季,等.直接扩频通信同步技术研究[J].电脑知识与技术,2020,16(26):13-16.张庆顺,于凯,张锁良.直接序列扩频伪码同步技术的研究与实现[J].河北大学学报(自然科学版),2020,40(02):218-224.李中伟.基于伪随机码的测距技术研究[J].信息技术与信息化,2020(06):120-122.SanjitK.Mitra.数字信号处理:基于计算机的方法[M].余翔宇(译).北京:电子工业出版社,2012:90-91.杨海清,张昊,杨智文.扩频通信伪随机码现状及发展趋势分析[J].电子世界,2013(10):91-92.陈运,周亮,陈新,陈伟健.信息论与编码[M].北京:电子工业出版社,2016:63-76.李晓峰,周宁,周亮,等.通信原理[M].北京:清华大学出版社,2016:27-28,216-218.刘松柏.TT&C侧音测距关键技术研究及FPGA实现[D].电子科技大学,2008.张航.基于QPSK调制的扩频通信技术及其FPGA实现[D].哈尔滨工业大学,2020.王智文,李绍滋,刘美珍,蔡启先.基于科斯塔斯环法的载波提取的设计[J].微电子学与计算机,2010,27(10):193-196.李维坤.基于m序列的直接扩频通信系统仿真设计[J].电子制作,2018(01):55-58.马小青.基于Simulink的直接序列