2022年转行FPGA必背笔试面试题库及答案

2022年转行FPGA必背笔试面试题库及答案

一、单项选择题（10×2=20分）1.FPGA的核心可编程逻辑单元是？A.CLBB.IOBC.BRAMD.PLL2.Verilog中描述时序逻辑的常用赋值方式是？A.阻塞赋值（=）B.非阻塞赋值（<=）C.连续赋值（assign）D.以上都不是3.不属于时序分析（STA）核心检查项的是？A.SetupTimeB.HoldTimeC.时钟skewD.逻辑门延迟4.同步FIFO空满标志判断依赖于？A.读写指针二进制比较B.读写指针格雷码比较C.读写计数器直接比较D.外部时钟控制5.FPGA中PLL的主要功能不包括？A.时钟倍频B.时钟分频C.时钟相位调整D.数据加密6.Moore型状态机输出变化取决于？A.当前状态和输入B.仅当前状态C.仅输入D.下一个状态7.不可综合的Verilog语句是？A.assignB.always@(posedgeclk)C.$displayD.case8.时钟域交叉（CDC）问题源于？A.不同时钟域频率不同B.不同时钟域相位不同C.采样亚稳态D.以上都是9.FPGA双端口RAM（DPRAM）特点是？A.同一地址同时读写B.双端口共享地址线C.双端口独立读写不同地址D.仅支持读操作10.FPGA在线逻辑分析工具是？A.ILAB.VIOC.ChipScopeProD.以上都是二、填空题（10×2=20分）1.FPGA三大核心资源：可编程逻辑单元（CLB）、__________和__________。2.Verilog组合逻辑always块敏感列表简化关键字是__________。3.同步FIFO空标志置位条件__________，满标志置位条件__________。4.PLL输出时钟相位调整通过设置__________和__________实现。5.状态机三要素：当前状态、__________和__________。6.SetupTime公式中T_clk是__________，T_logic是__________。7.CDC常用解决方法：__________、异步FIFO、握手协议等。8.BRAM容量单位通常是__________，1K×18bit表示存储__________个18位数据。9.可综合Verilog语句包括assign、always、case、if-else、__________（固定次数）。10.FPGA常见配置方式：JTAG、__________和__________。三、判断题（10×2=20分）1.阻塞赋值仅用于组合逻辑描述。（）2.同步FIFO空满标志可同时为高。（）3.PLL可实现时钟倍频、分频及相位调整。（）4.Mealy型状态机输出仅由当前状态决定。（）5.HoldTime不满足会导致亚稳态。（）6.异步复位需同步释放避免亚稳态。（）7.固定次数for循环可综合。（）8.RAM读是组合逻辑，写是时序逻辑。（）9.ILA调试需占用FPGA逻辑资源。（）10.时钟skew是同一时钟在不同寄存器的到达时间差。（）四、简答题（4×5=20分）1.简述阻塞赋值与非阻塞赋值的区别及适用场景。2.同步FIFO与异步FIFO的核心差异及应用场景。3.解释SetupTime和HoldTime的含义及约束方法。4.什么是CDC问题？常见解决方法有哪些？五、讨论题（4×5=20分）1.如何在FPGA中实现高速数据传输（如DDR、高速串行）？说明关键要点。2.FPGA调试常用方法有哪些？结合工具说明适用场景。3.状态机设计需注意哪些问题？如何避免死锁和编码冗余？4.FPGA中亚稳态问题的表现及设计层面解决策略。答案与解析一、单项选择题1.A解析：CLB是FPGA核心可编程单元，含LUT、触发器；IOB是IO块，BRAM是块RAM，PLL是锁相环。2.B解析：非阻塞赋值用于时序逻辑（always@(posedgeclk)），阻塞赋值用于组合逻辑，assign用于组合连续赋值。3.D解析：STA核心检查setup、hold、clockskew；逻辑门延迟是时序计算部分，非核心检查项。4.B解析：同步FIFO用格雷码比较读写指针，避免多bit变化导致亚稳态；二进制比较易出毛刺。5.D解析：PLL功能是倍频、分频、相位调整、抖动抑制，无数据加密。6.B解析：Moore机输出仅由当前状态决定，Mealy机由状态+输入决定。7.C解析：$display是仿真语句，不可综合；assign、always、case均可综合。8.D解析：CDC源于不同时钟域的频率、相位差异，采样时易产生亚稳态。9.C解析：DPRAM双端口可独立读写不同地址；同一地址同时读写需仲裁，非同时进行。10.D解析：ILA、VIO、ChipScopePro均为FPGA常用调试工具。二、填空题1.输入输出块（IOB）、块RAM（BRAM）/锁相环（PLL）2.@3.读写指针相等、读写指针格雷码相差14.相位偏移（PhaseShift）、反馈路径调整5.输入信号、下一个状态6.时钟周期、逻辑门延迟7.双触发器同步器（两级寄存器同步）8.比特（或字节）、1024（1K）9.for循环（固定次数）10.主动串行（AS）、被动串行（PS）三、判断题1.√解析：阻塞赋值用于组合逻辑，避免时序逻辑竞争冒险。2.×解析：同步FIFO空满标志互斥，不能同时为高。3.√解析：PLL可实现倍频、分频、相位偏移，抑制时钟抖动。4.×解析：Mealy机输出由当前状态+输入决定，Moore机仅由状态决定。5.√解析：HoldTime不满足时，寄存器采样数据未稳定，导致亚稳态。6.√解析：异步复位异步释放易引发亚稳态，需同步释放（两级寄存器）。7.√解析：固定次数for循环可综合，无限循环不可综合。8.√解析：RAM读操作（输出数据）是组合逻辑，写操作（地址/数据锁存）是时序逻辑。9.√解析：ILA需占用LUT、触发器等逻辑资源实现信号捕获。10.√解析：ClockSkew是同一时钟在不同寄存器的到达时间差，影响setup/hold。四、简答题1.阻塞赋值与非阻塞赋值区别及场景：-阻塞赋值（=）：执行时立即更新变量，无延迟，易引发竞争冒险；适用组合逻辑always块（always@）。-非阻塞赋值（<=）：执行时先存临时变量，时钟沿更新，无竞争；适用时序逻辑always块（always@(posedgeclk)）。-注意：时序逻辑混用阻塞赋值会功能错误，组合逻辑用非阻塞赋值会仿真与综合不一致。2.同步与异步FIFO差异及场景：-核心差异：读写时钟是否相同（同步同频同相，异步异频/异相）；空满标志（同步格雷码比较，异步双时钟域指针同步）。-场景：同步FIFO适用于单时钟域数据缓冲（内部模块间）；异步FIFO适用于跨时钟域数据传输（不同时钟域模块、外部接口与内部逻辑）。3.SetupTime与HoldTime含义及约束：-SetupTime：数据需在时钟沿前稳定的最小时间，否则采样错误；约束用SDC（SynopsysDesignConstraints）设置set_input_delay、set_output_delay等。-HoldTime：数据需在时钟沿后保持稳定的最小时间，否则亚稳态；约束用set_hold_time（部分工具自动计算，需确保满足）。4.CDC问题及解决方法：-问题：不同时钟域信号采样时，因频率/相位差异导致数据不稳定（亚稳态），引发功能错误。-解决方法：①双触发器同步器（单bit信号）；②异步FIFO（多bit数据）；③握手协议（控制信号）；④格雷码编码（多bit计数器跨域）。五、讨论题1.FPGA高速数据传输设计要点：-DDR3/4：①用厂商IP核（如XilinxMIG）；②时钟约束（读写时钟相位对齐、skew控制）；③地址/命令/数据总线时序匹配；④功耗优化（DDR电源设计）。-高速串行（PCIe、SATA）：①用SerDesIP核；②时钟恢复（CDR）；③传输编码（8b/10b、64b/66b）；④误码率测试（BER）。-关键：依赖厂商成熟IP，避免自行设计高速接口，严格时序约束。2.FPGA调试常用方法：-ILA：捕获内部信号波形，占用LUT/触发器，适用于关键路径调试；-VIO：在线修改内部信号（如寄存器值），适用于功能验证；-ChipScopePro/SignalTapII：集成ILA/VIO，支持多触发条件；-打印调试：仿真用$display，硬件用UART输出，适用于简单逻辑验证；-注意：调试前预留资源，避免占用关键路径。3.状态机设计注意事项：-避免死锁：①每个状态至少一个转移条件；②无自环且无转移的状态需默认转移到安全状态；-编码优化：①二进制编码（节省资源）或独热码（速度快，状态少用）；②避免编码冗余（无用状态）；-输出处理：Moore机输出需状态转移后稳定，Mealy机输出加寄存