(2025年)数字电子技术第章存储器与可编程逻辑器件习题及答案

(2025年)数字电子技术第章存储器与可编程逻辑器件习题及答案一、选择题1.下列存储器中，断电后信息会丢失的是（）A.掩模ROMB.EEPROMC.SRAMD.FlashMemory答案：C2.某RAM芯片的容量为512×4位，其地址线和数据线的数量分别为（）A.9根地址线，4根数据线B.10根地址线，4根数据线C.9根地址线，8根数据线D.10根地址线，8根数据线答案：A（解析：512=2⁹，故地址线9根；数据线位数等于存储单元位数，即4根）3.用256×8位的RAM芯片组成1024×16位的存储系统，需要的芯片数量和地址线扩展方式为（）A.8片，字扩展与位扩展结合B.4片，仅字扩展C.8片，仅位扩展D.4片，字扩展与位扩展结合答案：A（解析：1024/256=4（字扩展），16/8=2（位扩展），总芯片数4×2=8）4.下列可编程逻辑器件中，属于易失性编程的是（）A.熔丝型PALB.浮栅型GALC.SRAM型FPGAD.反熔丝型CPLD答案：C（解析：SRAM型FPGA依靠静态存储器存储配置数据，断电后丢失）5.若需用ROM实现4变量组合逻辑函数，ROM的最小容量应为（）A.16×1位B.16×4位C.64×1位D.64×4位答案：A（解析：4变量有2⁴=16个输入组合，每个组合对应1位输出）二、填空题1.动态RAM（DRAM）需要定期______以保持存储信息，原因是______。答案：刷新；电容电荷会泄漏2.某存储器的地址范围为0000H～3FFFH，其存储容量为______KB。答案：16（解析：3FFFH-0000H+1=4000H=16384=16×1024B=16KB）3.PLD的基本结构包括______、______和输出电路三部分。答案：输入缓冲电路；与或阵列4.FlashMemory的擦除方式通常为______，而EEPROM可实现______擦除。答案：块擦除；字节5.用8片1024×8位的RAM芯片组成2048×32位的存储系统，需______根地址线，其中______根用于片内寻址，______根用于片选译码。答案：11；10；1（解析：2048=2¹¹，故地址线11根；片内寻址1024=2¹⁰，剩余1根用于片选）三、分析题1.分析下图所示存储器扩展电路（注：假设图中为2片256×8位的RAM芯片U1、U2，地址总线A0～A7连接芯片地址端，A8连接U1的片选端（低有效），A8取反后连接U2的片选端，数据线直接连接系统数据总线）。（1）说明该扩展方式属于字扩展还是位扩展？（2）计算扩展后的总存储容量。（3）写出U1和U2的地址范围（十六进制）。答案：（1）字扩展（通过增加存储单元数量扩展容量，数据线位数不变）；（2）总容量=2×256×8位=512×8位=512B；（3）U1的片选条件为A8=0，地址范围A7～A0从00H～FFH（即00000000～11111111），故地址范围为00H～FFH（对应系统地址总线A8=0，A7～A0全范围）；U2的片选条件为A8=1，地址范围为100H～1FFH（A8=1，A7～A0=00H～FFH）。2.某CPLD内部包含32个宏单元，每个宏单元可配置为组合逻辑或时序逻辑输出。现需设计一个数字系统，包含以下功能模块：4位二进制计数器（时序逻辑，需1个时钟和1个复位信号）2位比较器（组合逻辑，输入2位A和2位B，输出1位F=1当A＞B）8选1数据选择器（组合逻辑，输入8位数据D0～D7，3位地址S，输出1位Y）（1）计算各模块所需宏单元数量；（2）判断该CPLD是否能满足设计需求（假设每个宏单元最多支持4输入与或逻辑）。答案：（1）4位二进制计数器：每个触发器需1个宏单元（时序逻辑），共4个；2位比较器：输出F=(A1B1’A0B0’)+(A1B1’A0B0)+(A1B1A0B0’)（化简后），需1个宏单元（组合逻辑）；8选1数据选择器：输出Y=D0(S2’S1’S0’)+D1(S2’S1’S0)+…+D7(S2S1S0)，需1个宏单元（组合逻辑，8输入需分解为与或项，若CPLD支持多输入则1个足够）；总计4+1+1=6个宏单元。（2）该CPLD有32个宏单元，远大于6个，因此可以满足需求。四、设计题1.用2764（8K×8位EPROM）设计一个波形发生器，要求输出4路周期为8个时钟周期的时序信号，具体波形如下（设时钟上升沿触发，初始状态全0）：Y0：01010101（循环）Y1：00110011（循环）Y2：00001111（循环）Y3：11110000（循环）（1）确定EPROM的地址线和数据线连接方式；（2）编写EPROM的存储内容（十六进制，按地址顺序）。答案：（1）地址线：周期8个时钟，需3位地址计数器（A2A1A0，000～111），连接EPROM的A0～A2（地址范围000H～007H）；数据线：输出Y0～Y3对应EPROM的D0～D3（D4～D7可设为0）。（2）存储内容（地址000H～007H对应8个状态）：地址000H（000）：Y3Y2Y1Y0=1000（二进制）→08H（D3=1,Y3=1；D2=0,Y2=0；D1=0,Y1=0；D0=0,Y0=0？需核对波形初始状态。实际初始状态全0，第1个时钟后：更正：波形周期为8个时钟，初始状态（t0）为全0，t1时Y0=1，Y1=0，Y2=0，Y3=1（根据Y3初始为1？题目中Y3初始状态为1？题目描述“初始状态全0”，但Y3波形是11110000，故t0时Y3=1，矛盾。需明确初始状态：题目“初始状态全0”，则Y3的第一个状态应为0，但波形为11110000，可能题目描述为“初始状态后第一个时钟输出1”。需重新整理：假设时钟上升沿在t0～t7时刻，对应地址0～7：t0（地址0）：Y0=0,Y1=0,Y2=0,Y3=1（Y3初始为1）t1（地址1）：Y0=1,Y1=0,Y2=0,Y3=1t2（地址2）：Y0=0,Y1=1,Y2=0,Y3=1t3（地址3）：Y0=1,Y1=1,Y2=0,Y3=1t4（地址4）：Y0=0,Y1=0,Y2=1,Y3=0t5（地址5）：Y0=1,Y1=0,Y2=1,Y3=0t6（地址6）：Y0=0,Y1=1,Y2=1,Y3=0t7（地址7）：Y0=1,Y1=1,Y2=1,Y3=0但根据题目原始波形：Y0：01010101→地址0:0,1:1,2:0,3:1,4:0,5:1,6:0,7:1Y1：00110011→地址0:0,1:0,2:1,3:1,4:0,5:0,6:1,7:1Y2：00001111→地址0:0,1:0,2:0,3:0,4:1,5:1,6:1,7:1Y3：11110000→地址0:1,1:1,2:1,3:1,4:0,5:0,6:0,7:0因此，各地址对应数据（Y3Y2Y1Y0）：地址0（000）：1000→10H（二进制1000→十六进制08H？Y3为最高位，假设D3=Y3,D2=Y2,D1=Y1,D0=Y0，则二进制1000对应D3=1,D2=0,D1=0,D0=0→十六进制08H？不，二进制1000是8，十六进制08H；若Y3是D7，则需调整。题目中2764是8位输出（D0～D7），这里只用D0～D3，故D4～D7设为0。正确数据：地址0（000H）：Y0=0,Y1=0,Y2=0,Y3=1→D3=1,D2=0,D1=0,D0=0→二进制00001000（D7～D0）→08H地址1（001H）：Y0=1,Y1=0,Y2=0,Y3=1→D3=1,D2=0,D1=0,D0=1→09H地址2（002H）：Y0=0,Y1=1,Y2=0,Y3=1→D3=1,D2=0,D1=1,D0=0→0AH地址3（003H）：Y0=1,Y1=1,Y2=0,Y3=1→D3=1,D2=0,D1=1,D0=1→0BH地址4（004H）：Y0=0,Y1=0,Y2=1,Y3=0→D3=0,D2=1,D1=0,D0=0→04H地址5（005H）：Y0=1,Y1=0,Y2=1,Y3=0→D3=0,D2=1,D1=0,D0=1→05H地址6（006H）：Y0=0,Y1=1,Y2=1,Y3=0→D3=0,D2=1,D1=1,D0=0→06H地址7（007H）：Y0=1,Y1=1,Y2=1,Y3=0→D3=0,D2=1,D1=1,D0=1→07H（注：实际设计中需确认数据线位序，此处假设Y0对应D0，Y3对应D3）2.用GAL16V8设计一个4位二进制可逆计数器（UP/DOWN控制，UP=1时递增，UP=0时递减，同步复位R=1时输出全0）。（1）确定GAL16V8的输入输出引脚分配；（2）写出状态转移方程和输出方程；（3）说明编程时需配置的宏单元类型（组合/时序）。答案：（1）引脚分配：输入：时钟CLK（引脚1）、复位R（引脚2）、控制UP（引脚3）、4位反馈输入Q3～Q0（引脚12～15，用于时序逻辑反馈）；输出：4位计数输出Q3～Q0（引脚19～16）。（2）状态转移方程（同步时序逻辑）：当R=1时，Q3⁺Q2⁺Q1⁺Q0⁺=0000；当R=0且UP=1时，Q⁺=Q+1（模16加法）；当R=0且UP=0时，Q⁺=Q-1（模16减法）；输出方程：Q3⁺=Q3⊕(Q2Q1Q0UP)+(Q3’Q2’Q1’Q0’UP’)+R’(...)（具体需展开为与或式，如Q0⁺=Q0’(R’UP’)+Q0(R’UP)+R；Q1⁺=Q1’(Q0R’UP’)+Q1(Q0’R’UP)+R等）。（3）宏单元类型：4个输出宏单元均需配置为时序逻辑（带触发器），用于存储计数状态。五、综合题某嵌入式系统需要扩展外部存储器，要求如下：程序存储器：8KB，地址范围0000H～1FFFH，采用只读存储器；数据存储器：4KB，地址范围2000H～2FFFH，采用随机存储器；系统地址总线A0～A15（16位），数据总线D0～D7（8位）；可用芯片：2764（8K×8位EPROM）、6264（8K×8位SRAM）。（1）选择程序存储器和数据存储器的芯片类型及数量；（2）设计片选译码电路（用74LS138三-八译码器，A15～A13为译码输入，输出低有效）；（3）画出存储器与系统总线的连接示意图（标注地址线、数据线、控制线）。答案：（1）程序存储器：地址范围0000H～1FFFH=8KB（2¹³=8192），选择1片2764（8K×8位）；数据存储器：地址范围2000H～2FFFH=4KB（2¹²=4096），6264为8K×8位，需半片（通过地址线A12控制片选），实际用1片6264，但仅使用其前4KB（地址000H～FFFH对应系统地址2000H～2FFFH）。（2）片选译码：系统地址总线A15～A13为译码输入（74LS138的C、B、A），输出Y0～Y7；程序存储器0000H～1FFFH：A15=0,A14=0,A13=0（地址范围0000H～1FFFH=000000000000000～001111111111111，即A15=0，A14=0时A13=0或1？实际8KB=2¹³，故地址线A12～A0用于片内寻址（13位），A15～A13中A15=0，A14=0，A13=0（0000H～1FFFH=0x0000～0x1FFF，即A15=0，A14=0，A13=0或1？计算：0x1FFF=0001111111111111，故A15=0，A14=0，A13=1，因此片选条件为A15=0，A14=0，A13=0或1？需重新计算：8KB=8192=2¹³，地址线A12～A0（13位），A15～A13中A15=0，A14=0，A13=0时地址范围0000H～07FFH（2KB），不对。正确方法：程序存储器8KB地址范围0000H～1FFFH，共8192个地址（0x1FFF-0x0000+1=8192），对应地址线A12～A0（13位），A15=0，A14=0，A13=0或1（A13=0时0000H～07FFH，A13=1时0800H～0FFFH？错误，实际0x1FFF=0001111111111111，故A15=0，A14=0，A13=1，A12=1，因此片选应覆盖A15=0，A14=0（即00xxxxxxxxxxxxxx），共16KB，需限制为8KB，故使用A13作为片内地址（2764的地址线A12～A0对应系统A12～A0，系统A13作为片选？不，2764是8K×8位，地址线A0～A12（13位），对应系统地址A0～A12，系统A13～A15用于片选。程序存储器地址0000H～1FFFH对应系统A15=0，A14=0，A13=0（0000H～07FFH）和A13=1（0800H～0FFFH）？不对，0x1FFF=0001111111111111，即A15=0，A14=0，A13=1，A12=1，A11～A0=111111111111。因此，程序存储器的片选条件应为A15=0，A14=0（即Y0=0，当74LS138的C=A15=0，B=A14=0，A=A13=0时Y0=0），但Y0对应地址0000H～07FFH（2KB），无法覆盖8KB。正确方案：程序存储器使用1片2764（8K×8位），其地址线A0～A12连接系统A0～A12，片选端连接系统A13（当A