电子技术 课件 第八章 触发器和时序逻辑电路

第八章触发器和时序逻辑电路主要内容8.1双稳态触发器

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。触发器的分析与应用

常见的时序逻辑电路有触发器、计数器、寄存器等。触发器的分析与应用触发器的基本特性和作用

Flip-Flop，简写为FF，又称双稳态触发器。基本特性(1)有两个稳定状态(简称稳态)，正好用来表示逻辑

0

和

1。(2)在输入信号作用下，触发器的两个稳定状态可相互转换

(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。一个触发器可存储1位二进制数码触发器的作用

触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关；触发器和门电路是构成数字电路的基本单元。触发器的基本特性和作用

触发器的类型

根据逻辑功能不同分为

RS

触发器

D

触发器

JK

触发器

T

触发器

T

触发器根据触发方式不同分为电平触发器边沿触发器主从触发器根据电路结构不同分为基本

RS

触发器同步触发器主从触发器边沿触发器触发器逻辑功能的描述方法主要有特性表、特性方程、驱动表

(又称激励表)、状态转换图和波形图

(又称时序图)等。8.1.1与非门组成的基本

RS触发器1.电路结构和符号QQSDRDG1G2QQSDRDSRSDRDQQRDSD置0端，也称复位端。

R即Reset置1端，也称置位端。

S即Set信号输入端低电平有效8.1双稳态触发器QQSDRDG1G211011000SDRD

功能说明输入QQ输出2.工作原理011110触发器被置0

触发器置010QQSDRDG1G211011000SDRD功能说明输入QQ输出100111触发器被置1

触发器置010

触发器置101QQSDRDG1G211011000SDRD

功能说明输入QQ输出11

触发器置010

触发器置101

触发器保持原状态不变不变&&G1门输出G2门输出QQSDRDG1G2

输出状态不定(禁用)不定11011000SDRD功能说明输入QQ输出

触发器置010

触发器置101

触发器保持原状态不变不变0011输出既非0状态，也非1状态。当RD和

SD同时由0变1时，输出状态可能为0，也可能为1，即输出状态不定。因此，这种情况禁用。3.特性表次态现态

指触发器在输入信号变化前的状态，用Qn

表示。指触发器在输入信号变化后的状态，用Qn+1表示。

触发器态与输入信号和电路原有状态之间关系的真值表。00001×触发器状态不定0×1010100触发器置000101101触发器置1111110011触发器保持原状态不变说明Qn+1QnSDRD基本RS触发特性表的简化表示Qn11101010不定00Qn+1SDRD特性表

置0端RD和置1端SD低电平有效。禁用RD=SD=0。称约束条件注意解：[例]设下图中触发器初始状态为

0，试对应输入波形画出

Q和

Q的波形。QQSDRDSRSDRD保持初态为0，故保持为0。置

0保持QQ置

1基本

RS触发器的两种形式特性表Qn11101010不定00Qn+1SDRD不定11001110Qn00Qn+1SDRDQQSDRDSRQQSDRDSR逻辑符号置0、置1信号低电平有效置0、置1信号高电平有效注意弄清输入信号是低电平有效还是高电平有效。8.1.2同步触发器

SynchronousFlip-Flop

实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端CP。

CP即ClockPulse，它是一串周期和脉宽一定的矩形脉冲。

具有时钟脉冲控制的触发器称为时钟触发器，又称钟控触发器。同步触发器是其中最简单的一种，而基本RS触发器称异步触发器。

QQG1G2SRG3G4CPQ3Q41同步

RS触发器工作原理★CP=0时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。★CP=1时，G3、G4解除封锁，将输入信号

R和S取非后送至基本

RS触发器的输入端。0111SR1.电路结构基本

RS

触发器增加了由时钟

CP

控制的门

G3、G4QQ1SC11R

QQG1G2SRG3G4CPQ3Q4不定11001110Qn00Qn+1SRRS功能

R、S信号高电平有效SSDRRDRDSD2.工作原理异步置0端RD和异步置1端SD不受CP控制。实际应用中，常需要利用异步端预置触发器值(置0或置1)，预置完毕后应使RD=SD=1。RDCPRQQ1SSC1CPR1RRSVCCRDS解：[例]试对应输入波形画出下图中

Q端波形。原态未知QVCCRDRD3.特性表0000101010101011010110001111×0×1Qn+1QnSR特性表同步RS触发器Qn+1的卡诺图RSQn0100011110×

×

1

1

1

特性方程RS=0(约束条件)RS触发器功能也可用特性表与特性方程来描述。特性方程指触发器次态与输入信号和电路原有状态之间的逻辑关系式。2同步

D触发器1.电路结构和符号DQQ1S1RC1CPQQ1DDC1CPCPDQn+1说明10101置0置10Qn不变同步D触发器功能表

称为D功能特点：Qn+1跟随D信号解：[例]试对应输入波形画出下图中

Q端波形(设触发器初始状态为

0)。QQ1DDC1CPDCPQCP

=

0，同步触发器状态不变触发器初始状态为

0CP

=

1，同步

D

触发器次态跟随

D

信号

同步触发器在CP=1期间能发生多次翻转，这种现象称为空翻2.D触发器的特性表、特性方程、驱动表和状态转换图

由触发器现态和次态的取值来确定输入信号取值的关系表，又称激励表。

用圆圈及其内的标注表示电路的所有稳态，用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件。

它们是触发器逻辑功能的不同描述方法，也是时序逻辑电路逻辑功能的描述方法。00011011DQn

Qn+1特性方程Qn+1=D001101010011Qn+1QnDD触发器特性表

00001111D触发器驱动表

000110110011无约束Qn+1在D=0时就为0，与Qn

无关。0001101101D=1D=0D

=

0D=1Qn+1在D=1时就为1，与Qn无关。2.D触发器的特性表、特性方程、驱动表和状态转换图同步D触发器状态转换图Master-SlaveFlip-FlopEdge-TriggeredFlip-Flop一、无空翻触发器的类型和工作特点

工作特点：CP=1期间，主触发器接收输入信号；CP=0期间，主触发器保持CP下降沿之前状态不变，而从触发器接受主触发器状态。因此，主从触发器的状态只能在CP下降沿时刻翻转。这种触发方式称为主从触发式。

工作特点：只能在CP上升沿(或下降沿)时刻接收输入信号，因此，电路状态只能在CP上升沿(或下降沿)时刻翻转。这种触发方式称为边沿触发式。无空翻触发器主从触发器

边沿触发器

8.1.3主从JK触发器主从触发器和边沿触发器有何异同？

只能在

CP边沿时刻翻转，因此都克服了空翻，可靠性和抗干扰能力强，应用范围广。相同处

电路结构和工作原理不同，因此电路功能不同。为保证电路正常工作，要求主从

JK触发器的

J和

K信号在

CP=1期间保持不变；而边沿触发器没有这种限制，其功能较完善，因此应用更广。相异处

Q从Q从FF2SRFF1CPQ主Q主CP1S1RC11S1RC1给主从触发器提供反相的时钟信号，使它们在不同的时段交替工作。主从RS触发器电路、符号和工作原理QQ1SSC1CP1RR表示时钟触发沿为下降沿从触发器主触发器Q=Q从

综上所述，主从触发器状态只能在

CP时刻发生翻转，其它时刻则保持不变.至于状态如何翻转，则由CP

之前最后的输入信号

值决定。

Q从Q从FF2SRFF1CPQ主Q主CP1S1RC11S1RC1主从RS触发器工作原理★CP=1期间，主触发器接受输入信号，从触发器被封锁，使主从RS触发器状态保持不变。★CP到达时，CP

=

0，CP

=

1。主触发器被封锁，并保持

CP到达之前的状态不变。这时从触发器工作，S从=

Q主，R从=

Q主，因此Q主=

0时，Q从置

0；Q主=

1时，Q从置

1，即Q从=

Q主，从触发器翻转到与主触发器相同的状态。1工作封锁0BACK工作封锁10★CP=0期间，主触发器被封锁，保持CP到达之前的状态不变，Q从=

Q主，因此，主从RS触发器状态保持不变。Q=Q从

无空翻触发器的学习重点是根据逻辑符号识别其功能，理解其应用。下面介绍常用无空翻触发器的符号及其应用注意事项。二、常用无空翻触发器及其符号

主从

RS

触发器主从

JK

触发器主从触发器QQ1JJC1CP1KK边沿触发器TTL

维持阻塞

D

触发器(通常上升沿触发)TTL

边沿

JK触发器(通常下降沿触发)CMOS

边沿

D

触发器和边沿

JK

触发器(通常上升沿触发)QQ1SSC1CP1RRQQC1CP1DDCP触发的边沿D触发器C1QQC1CPD具有异步端的边沿

D

触发器

1DSSDRRDRRDSSD执行

Qn+1

=

D11↑11在CP

时刻00↑11Qn×111保持不变Qn×011禁用不定态××00异步置11××01异步置00××10说明Qn+1DCPSDRD异步端低电平有效的

上升沿触发式D

触发器功能表QQ1JJCP1KKC1CP触发的边沿JK触发器C1QQ1JJCP1KKC1CP触发的边沿JK触发器C1具有异步端的边沿

JK

触发器QQ1JJCP1KKRSC1RDSDQQ1JJCP1KKRSC1RDSD异步端低电平有效异步端高电平有效RRDRRDSSDSSDQn11↓00101↓00010↓00在CP↓时刻执行JK

功能Qn00↓00Qn××100保持不变Qn××000禁用不定×××11置11×××10置00×××01说明Qn+1KJCPSDRD异步端高电平有效的下降沿触发式JK

触发器功能表Q1Q1CPDC11D(a)(b)SC1R1DCPQ2Q28.1.4边沿触发器解：[例]设触发器初态为

0，试对应输入波形画出

Q1、Q2的波形。DCPQ1Q2D触发器特性方程为Qn+1=D功能是翻转因此C110触发器初态为

0C1该电路的功能是：在时钟触发沿到达时状态发生翻转，这种功能称为计数功能，相应触发器称为计数触发器。JCPKT解：[例]设触发器初态为

1，试对应输入波形画出

Q1、Q2的波形。触发器初态为

1Q1Q1CPJC11J(a)(b)SC1R1KCPQ2Q2K1K1JTVCCC111001001SVCCRC1CP1JT1K1010CP之前

J、K最后取值为

1CP之前

J、K最后取值为

0触发器初态为

1Q1Q2

T=0时，Qn+1=Qn

；T=1时，Qn+1=Qn

。这种功能称T功能，相应触发器称T触发器。8.1.5触发器的五种逻辑功能及其转换(一)触发器五种逻辑功能的比较无约束，但功能少无约束，且功能强令J=K=T即可令J=K=1即可

D功能10Qn+110DQn+1=

D

T功能

QnQnQn+110T

RS功能不定01

QnQn+111011000SRQn+1

=

S

+

RQnRS

=

0(约束条件)

JK功能Qn10

QnQn+111011000KJQn+1=

JQn+

KQnT′功能(计数功能)

只有CP输入端，无数据输入端。来一个CP翻转一次Qn+1=Qn(二)不同逻辑功能间的相互转换1.JK

D2.JK

T、T′因此，令J=K=D已有Qn+1=JQn+KQn欲得Qn+1=DQQCPDC11J1KQQC11J1KQQCP1C11J1KTCP转换方法(1)

写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，得出给定触发器中输入信号的接法。3.D

JK已有Qn+1=D欲得Qn+1=JQn+KQn因此，令4.D

T5.D

T′已有Qn+1=D欲得Qn+1=已有Qn+1=D欲得Qn+1=Qn因此，令D=Qn因此，令D=QQCPC11DQQCPC11DTQQCPJC11DK电平触发器边沿触发器主从触发器★根据触发方式不同分为

例如QQ1JJC1CP1KKQQ1JJC1CP1KKQQ1JJC1CP1KK★根据是否受时钟控制分为

异步触发器钟控触发器基本RS触发器是构成各种触发器的基础。它的输出受输入信号直接控制，不能定时控制，常用作集成触发器的辅助输入端，用于直接置0或直接置1。使用时须注意弄清它的有效电平，并满足约束条件。基本RS触发器同步触发器、主从触发器和边沿触发器不同触发方式的工作特点正电平触发式触发器的状态在CP=1期间翻转，在CP=0期间保持不变。电平触发式触发器的缺点是存在空翻现象，通常只能用于数据锁存。主从触发器由分别工作在时钟脉冲CP不同时段的主触发器和从触发器构成，通常只能在CP下降沿时刻状态发生翻转，而在CP其它时刻保持状态不变。它虽然克服了空翻，但对输入信号仍有限制。分析触发器时应弄清楚触发器的功能、触发方式和触发沿(或触发电平)，并弄清楚异步输入端是否加上了有效电平。边沿触发器只能在CP上升沿(或下降沿)时刻接收输入信号，其状态只能在CP上升沿(或下降沿)时刻发生翻转。它应用范围广、可靠性高、抗干扰能力强。主要内容8.2计数器回顾组合逻辑电路时序逻辑电路组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。引入常用时序逻辑电路1、计数器2、寄存器计数器(Counter)用于计算输入脉冲个数，还常用于分频、定时等。

计数器分类如下：按时钟控制方式不同分异步计数器同步计数器同步计数器比异步计数器的速度快得多。计数器的作用与分类按计数增减分加法计数器

减法计数器

加/

减计数器(又称可逆计数器)对计数脉冲作递增计数的电路。对计数脉冲作递减计数的电路。

在加

/

减控制信号作用下，可递增也可递减计数的电路。

按计数进制分按二进制数运算规律进行计数的电路按十进制数运算规律进行计数的电路二进制计数器十进制计数器任意进制计数器(又称N进制计数器)二进制和十进制以外的计数器计数器的作用与分类Q0Q1Q2计数器状态计数顺序000811170116101500141103010210010000二进制加法计数器

计数规律举例二进制减法计数器

计数规律举例“000–1”不够减，需向相邻高位借“1”，借“1”后作运算“1000–1=111”。Q0Q1Q2计数状态计数顺序0008100701061105001410130112111100008421码十进制加法计数器计数规律Q0Q1Q2Q3计数器状态计数顺序10019000181110701106101050010411003010021000100001000000计数器的作用与分类计数的最大数目称为计数器的“模”，用

M

表示。

模也称为计数长度或计数容量。

N进制

计数器计数规律举例具有5个独立的状态，计满5个计数脉冲后，电路状态自动进入循环。故为五进制计数器。

五进制计数器也称模5计数器；十进制计数器则为模10计数器；3位二进制计数器为模8计数器。n

个触发器有2n

种输出，最多可实现模2n

计数。

Q0Q1Q2计数状态计数顺序000500141103010210010000计数器的作用与分类FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD8.2.1异步计数器异步二进制加法计数器1.电路组成FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRD11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2

JK触发器构成的异步二进制加法计数器00010010CPQ3Q0Q1Q20000来一个CP

翻转一次来一个Q0

翻转一次来一个Q1

翻转一次来一个Q2

翻转一次11110000

输入第“1”个计数脉冲时，计数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且Q3

端输出进位信号下降沿。因此，该电路构成4位二进制加法计数器。依次输入脉冲时，计数状态按4位二进制数递增规律变化。2.工作原理异步计数器00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序◆

4位二进制加法计数器态序表8.2.2同步计数器

同步与异步计数器的根本区别是时钟控制方式不同，导致电路构成也不同。同步计数器与异步计数器有何不同？1.同步与异步二进制加法计数器比较(一)

同步二进制计数器态序表和工作波形一样电路结构不同：

异步二进制加法计数器的构成方法：将触发器接成计数触发器；最低位触发器用计数脉冲

CP触发，其他触发器用邻低位输出的下降沿触发。

同步二进制加法计数器的构成方法：将触发器接成T触发器；各触发器都用计数脉冲

CP触发，最低位触发器的T输入为

1，其他触发器的

T输入为其低位各触发器输出信号相与。同步计数器为什么要那样构成呢？通过分析同步二进制加法计数规律就可明白。

因此，应将触发器接成

T触发器；并接成T0=1，

T1=Q0n，

T2=Q1nQ0n，

T3=Q2nQ1nQ0n。即：最低位触发器

T输入为

1，其他触发器

T输入为其低位输出的“与”信号。这样，各触发器当其低位输出信号均为1时，来一个时钟就翻转一次，否则状态不变。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序根据态序表分析同步二进制加法计数规律Q0来一个时钟就翻转一次。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序

Q1在其低位Q0输出为1时，来一个时钟就翻转一次，否则状态不变。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序1100

Q2在其低位Q0和Q1均为1时，来一个时钟翻转一次，否则状态不变。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序10

Q3在其低位Q0、Q1和Q2均为1时，来一个时钟翻转一次，否则状态不变。CO=Q3nQ2nQ1nQ0n进位输出信号FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOFF01J1K1FF11J1KQ0nFF21J1KQ0nQ1n&&FF31J1KQ0nQ2n&&Q1nQ0Q1Q2Q3CO&RDRRRR计数开始前先清零CPC1C1C1C1

各触发器都用CP

触发2.同步二进制加法计数器电路与工作原理

CO=Q3nQ2nQ1nQ0n，因此，CO在计数至“15”时跃变为高电平，在计至“16”时输出进位信号的下降沿。0100000000000000000000COQ0Q1Q2Q3输出计数器状态计数

顺序1601511401311201111009180716051402031110110011001100110011110000111100001111111100000004位二进制加法计数器态序表同步二进制减法计数器3.同步二进制减法计数器00001610001501001411001300101210101101101011109000181001701016110150011410113011121111100000Q0Q1Q2Q3计数器状态计数顺序将触发器接成

T触发器，并使T0=1，

Ti

=Qi-1nQi-2n

Q0n，则可构成同步二进制

减法计数器。CT74LS161和CT74LS16374LS161CPQ0Q1Q2Q3COD074LS161和74LS163逻辑功能示意图74LS163CTTCTPCRLDD1D2D3CRLD计数状态输出端,从高位到低位依次为

Q3、Q2、Q1、Q0。进位输出端置数数据输入端，为并行数据输入。计数脉冲输入端，上升沿触发。计数控制端，高电平有效。

CR

为置0控制端，

低电平有效。

LD为同步置数控制端，低电平有效。8.2.3集成同步二进制计数器

74LS161和

74LS163CT74LS161的主要功能：

(1)异步置

0

功能(CR低电平有效)(2)同步置数功能(LD低电平有效)(3)计数功能(LR=LD=CTT=CTP=1)(4)保持功能(LR=LD=1，CTT

和CTP

中有0)CT74LS161的功能表

CO=CTT·Q3Q2Q1Q0

CO=Q3Q2Q1Q0

CO=CTT·Q3Q2Q1Q0

异步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000××××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR

说明输出输入74LS161与74LS163的功能比较

CO=CTT·Q3Q2Q1Q0CO=Q3Q2Q1Q0

CO=CTT·Q3Q2Q1Q0

同步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000×××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR

说明输出输入74LS163

CO=CTT·Q3Q2Q1Q0

CO=Q3Q2Q1Q0

CO=CTT·Q3Q2Q1Q0

异步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000××××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR

说明输出输入74LS161

74LS161与74LS163的差别是：“161”为异步置0，“163”为同步置0

。其他功能及管脚完全相同。[例]

试利用74LS161和74LS163的置0功能

构成六进制计数器。

解题思路：

“161”和“163”均为4位二进制计数器，其态序表为：00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序

在第6个计数脉冲输入时，使计数器置0，即可实现六进制计数。“161”为异步置

0，即只要置

0端出现有效电平，计数器立刻置零。因此，应在输入第

6个

CP脉冲

后，用S6=0110作为控制信号去控制电路，产生置零信号加到异步置

0端，使计数器立即置

0。“163”为同步置

0，即置

0端出现有效电平时，计数器不能立刻置

0，只是为置

0作好了准备，需要再输入一个CP脉冲

，才能置0。因此，应在输入第(6-1)个

CP脉冲

后，用S6-1=0101作为控制信号去控制电路，产生置

0信号加到异步置零端。当输入第

6个

CP脉冲时，计数器置

0。CT74LS161Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP

根据S6

和CR的有效电平写出③画连线图计数输入输出端(1)

用异步置0

的74LS161构成六进制计数器解：①写出S6

的二进制代码S6=0110②写出反馈置0函数11&××××(2)

用同步置0

的74LS163构成六进制计数器74LS163Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP××××③画连线图输出端①写出S6-1

的二进制代码S6-1=S5=0101②写出反馈置0函数11&

利用置数功能和置

0功能构成

N进制计数器的原理有何异同？

利用“161”和“163”的同步置数功能也可以构成

N

进制计数器。(三)

利用置数功能构成

N进制计数器置0法原理置数法原理当输入第N

个计数脉冲时，利用置0功能对计数器进行置0操作，强迫计数器进入计数循环，从而实现N进制计数。这种计数器的起始状态值必须是零。当输入第N

个计数脉冲时，利用置数功能对计数器进行置数操作，强迫计数器进入计数循环，从而实现N进制计数。这种计数器的起始状态值就是置入的数，可以是零，也可以非零，因此应用更灵活。置0有同步和异步之分，

置数也有同步和异步之分。同步置数与异步置数的区别，

和同步置0与异步置0的区别相似。同步置数与异步置数的区别异步置数与时钟脉冲无关，只要异步置数端出现有效电平，置数输入端的数据立刻被置入计数器。

因此，利用异步置数功能构成N进制计数器时，应在输入第N个CP脉冲时，通过控制电路产生置数信号，使计数器立即置数。同步置数与时钟脉冲有关，当同步置数端出现有效电平时，并不能立刻置数，只是为置数创造了条件，需再输入一个CP脉冲

才能进行置数。因此，利用同步置数功能构成N进制计数器时，应在输入第(N–1)个CP脉冲时，通过控制电路产生置数信号，这样，在输入第N个CP脉冲时，计数器才被置数。(1)确定该十进制计数器所用的计数状态，并确定预置数。解：[例]

试利用74LS161的同步置数功能构成十进制计数器。00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序

CT74LS161

为

4位二进制计数器，有

16个计数状态。通常选用从“0000”开始计数的方式。利用其中任意十个连续的状态均可实现十进制计数。

“161”是同步置数，应根据SN-1

求置数信号。(2)写出SN-1

的二进制代码

选择计数状态为0000~1001，因此取置数输入信号为

D3D2D1D0=0000。(3)写出反馈置数函数(4)画连线图SN-1=S10-1=S9=1001LD=Q3Q0

CT74LS161Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP输出1&1[例]

试利用74LS161的同步置数功能构成十进制计数器。(1)确定该十进制计数器所用的计数状态，并确定预置数。解：“163”具有同步置0和同步置数功能，利用其中任一个都可实现十三进制计数。下面分别用这两种方法设计电路，请留意比较。[例]

试用74LS163构成十三进制计数器。解：①确定预置数②写出S13-1

的二进制代码③写出反馈置数函数④画电路图D3D2D1D0=0000S13-1=S12=1100LD=Q3Q2

设从Q3Q2Q1Q0=0000开始计数，则(1)

利用同步置数端LD

实现十三进制计数器的方法为CT74LS163Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP1&1(2)利用同步置0端CR

实现十三进制计数器的方法为①写出S13-1

的二进制代码②写出反馈置数函数③画电路图S13-1=S12=1100CR=Q3Q2

74LS163Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP1&1××××

和同步与异步二进制计数器的异同一样，同步与异步十进制计数器的功能和工作波形相同，但时钟控制方式及电路构成不同。00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序同步十进制计数器74LS160CPQ0Q1Q2Q3COD074LS162CTTCTPCRLDD1D2D3CRLD1.集成同步十进制计数器

74LS160和

74LS162正如“161”与“163”一样，“160”与“162”的差别是：“160”为异步置

0，“162”为同步置

0

；“160”与“162”的管脚以及其他功能完全相同。

CO=CTT·Q3Q0CO=Q3Q0CO=CTT·Q3Q0

异步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000××××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR输出输入CO=CTT·Q3Q0

CO=Q3Q0CO=CTT·Q3Q0

同步置00保持×××××0×11保持××××××011计数××××1111d0d1d2d3d0d1d2d3××0100000×××××××0COQ0Q1Q2Q3D0D1D2D3CPCTTCTPLDCR输出输入74LS160与74LS162的功能表

74LS16074LS162×

进位输出CO

在输入第9个脉冲时为高电平，在输入第10个脉冲时输出下降沿。

CT74LS160(162)与CT74LS161(163)有何不同？十进制计数器

74LS160(162)与二进制计数器

74LS161(163)

比较

74LS160CPQ0Q1Q2Q3COD074LS162CTTCTPCRLDD1D2D3CRLD74LS161CPQ0Q1Q2Q3COD074LS163CTTCTPCRLDD1D2D3CRLD◆逻辑符号形式一样。

◆输入端用法一样。

◆“160(162)”输出

1位8421BCD码；

“161(163)”输出4位二进制数。74LS160(162)的计数态序表

00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序74LS161(163)的计数态序表

2.集成十进制计数器应用举例[例]

试用74LS160构成七进制计数器。解：①写出SN

的二进制代码②写出反馈置数函数③画电路图S7

=0111CR=Q2Q1Q0方法之一：利用异步置0

功能实现。74LS160Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP1&1××××2.集成十进制计数器应用举例方法之二：利用同步置数功能实现。①写出S7-1

的二进制代码②写出反馈置数函数③画电路图S7-1=S6=0110LD=Q2Q174LS160Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP1&1方案1：设计数器从Q3Q2Q1Q0=0000状态开始计数，

因此，取D3D2D1D0=0000。方案2：用“160”的后七个状态0011~1001实现七进制计数。0000010110019000018011107001106010105000104011003001002010001000000COQ0Q1Q2Q3进位输出计数器状态计数顺序

也可取

D3D2D1D0=0011LD=COCO=Q3Q0

取

D3D2D1D0=0011LD=Q3Q0取D3D2D1D0=0011，LD=CO74LS160Q0Q1Q2Q3COD0CTTCTPCRLDD1D2D3CP1111100方案2：用“160”的后七个状态0011~1001实现七进制计数。(1)用

74LS162如何实现七进制计数器？(2)用

74LS160可以实现十二进制计数器吗？(3)用

74LS161能否实现二十进制计数器？讨论四、利用计数器的级联构成大容量

N进制计数器反馈置0法和反馈置数只能实现模N

小于集成计数器模M

的N

进制计数器；将模M1、M2、…、Mm

的计数器串接起来(称为计数器的级联)，可获得模N=M1·M2·…·Mm

的大容量N进制计数器。28=256例3两片74LS161构成8位二进制(256进制)同步计数器。当计至“15”时，CO低

=1，允许高位片计数，这样，第16个脉冲来时，低位片返回“0”，而高位片计数一次。在低位片计至“15”之前，CO低

=0，禁止高位片计数；每逢16的整数倍个脉冲来时，低位片均返回“0”，而

高位片计数一次。因此，实现了8位二进制加法计数。CPCOD0CTTCTPCRLDD1D2D3Q0低Q1低Q2低Q3低1174LS161

(低位)1××××COD0CTTCTPCRLDD1D2D3Q0高Q1高Q2高Q3高174LS161

(高位)1××××计数输入讨论将上图中的“161”换成“160”，则构成几进制计数器？CPCOD0CTTCTPCRLDD1D2D3Q0低Q1低Q2低Q3低1174LS161

(低位)1××××COD0CTTCTPCRLDD1D2D3Q0高Q1高Q2高Q3高174LS161

(高位)1××××计数输入讨论例如利用74LS160的计数状态0000~0111构成

八进制计数器。Q0Q1Q2Q3计数器状态计数

顺序100190001811107011061010500104110030100210001000010000001000和1001

为无效状态0000~0111

为有效状态若计数器处于无效状态“1000”，则来一个时钟后状态变为“1001”，再来一个时钟，状态变为“0000”。能自动进入循环，因此能自启动。设计时序电路时应检查电路能否自启动。由于集成计数器构成的N

进制计数器一般能自启动，因此通常省略这一步。主要内容8.3寄存器

下面请看置数演示8.3.1数码寄存器4位寄存器Q0Q1

Q2Q3

Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D

由D触发器构成，因此能锁存输入数据。D0D1

D2D3RRRR1CR

CR为异步清零端，当CR=0时，各触发器均被置0。寄存器工作时，CR应为高电平。

D0~D3称为并行数据输入端，当时钟CP上升沿到达时，D0~D3

被并行置入到4个触发器中，使Q3Q2Q1Q0=D3D2D1D0。D0D1

D2D3D0D1

D2D3D0D1

D2D3在CR=1且CP上升沿未到达时，各触发器的状态不变，即寄存的数码保持不变。Q0

Q1Q2

Q3

1个触发器能存放1位二进制数码，因此N个触发器可构成N位寄存器。各触发器均为D功能且并行使用。Q0Q1

Q2Q3

Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D

寄存器的结构特点8.3.2移位寄存器在控制信号作用下，可实现右移也可实现左移。双向移位寄存器单向移位寄存器

左移寄存器

右移寄存器每输入一个移位脉冲，移位寄存器中的数码依次向右移动1位。每输入一个移位脉冲，移位寄存器中的数码依次向左移动1位。S