集成电路制造试卷及答案

集成电路制造试卷及答案一、单项选择题（本大题共15小题，每小题2分，共30分。在每小题给出的四个选项中，只有一项是符合题目要求的）1.在硅的晶体结构中，最常用于制造MOSFET集成电路的晶圆表面取向是（）。A.(110)B.(111)C.(100)D.(112)2.在热氧化工艺中，干法氧化与湿法氧化相比，其主要特点是（）。A.生长速率快，氧化层结构致密B.生长速率慢，氧化层结构致密C.生长速率快，氧化层结构疏松D.生长速率慢，氧化层结构疏松3.光刻工艺中，用于提高分辨率的关键参数是数值孔径（NA）。根据瑞利判据，分辨率R与波长λ和数值孔径NAA.RB.RC.RD.R4.在离子注入工艺中，为了防止沟道效应，通常采取的措施是（）。A.增大注入能量B.增大注入剂量C.倾斜晶圆角度（通常为7°）D.降低靶室温度5.以下关于化学气相沉积（CVD）与物理气相沉积（PVD）的描述，错误的是（）。A.CVD具有更好的台阶覆盖能力B.PVD的沉积温度通常低于CVDC.LPCVD比APCVD具有更好的均匀性D.溅射属于CVD的一种6.在硅的各向异性湿法刻蚀中，常用的刻蚀液是KOH或TMAH溶液。对于(100)晶面的硅片，刻蚀后会形成的凹坑侧面通常由（）晶面构成。A.(100)B.(110)C.(111)D.(112)7.随着集成电路特征尺寸的缩小，互连延迟逐渐超过门延迟成为限制电路速度的主要因素。为了降低互连电阻，铜互连技术逐渐取代了铝互连。铜互连工艺主要采用（）技术来实现图形化。A.干法刻蚀B.湿法刻蚀C.大马士革工艺D.选择性外延8.在CMOS工艺中，为了防止闩锁效应，通常采用（）技术来降低寄生晶体管的增益。A.增加阱深B.降低衬底浓度C.采用倒退阱结构或增加保护环D.增加栅氧厚度9.某集成电路芯片的面积为100，晶圆直径为12英寸（约300mm。假设缺陷密度为0.5，根据泊松良率模型，该芯片的良率约为（）。（注：1A.60.6%B.95.1%C.36.8%D.99.5%10.在半导体制造中，用于去除光刻胶的工艺步骤称为去胶。对于离子注入后的光刻胶去除，通常需要先经过（）处理，因为光刻胶在注入过程中会发生交联硬化。A.等离子灰化B.紫外曝光C.氧气等离子体+湿法去胶（或专用剥离液）D.纯水冲洗11.金属化工艺中，为了解决铝的电迁移问题，通常在铝中添加的合金元素是（）。A.铜B.硅C.钛D.钨12.化学机械抛光（CMP）工艺的主要作用是（）。A.仅用于去除表面损伤层B.仅用于实现全局平坦化C.用于去除表面损伤层及实现全局平坦化D.用于沉积薄膜13.在深亚微光刻技术中，为了解决焦深不足的问题，常采用的分辨率增强技术是（）。A.离轴照明B.增大数值孔径C.使用更短波长光源D.增加光刻胶厚度14.外延生长工艺中，如果外延层的掺杂浓度比衬底的掺杂浓度低，且导电类型相同，这种外延层称为（）。A.N型外延B.P型外延C.同型外延D.反型外延15.在FinFET器件制造中，为了精确控制鳍片的宽度，通常采用的刻蚀技术是（）。A.各向同性湿法刻蚀B.反应离子刻蚀（RIE）C.等离子体增强刻蚀D.激光刻蚀二、多项选择题（本大题共5小题，每小题3分，共15分。在每小题给出的四个选项中，有多项是符合题目要求的。全部选对得3分，少选得1分，错选不得分）1.以下属于RCA标准清洗步骤的有（）。A.SC-1（标准清洗1，主要去除有机沾污和颗粒）B.SC-2（标准清洗2，主要去除金属沾污）C.HFDip（氢氟酸浸泡，去除自然氧化层）D.PiranhaClean（食人鱼洗，去除顽固有机物）2.离子注入相比于热扩散掺杂，具有以下哪些优势（）。A.掺杂浓度均匀性好B.可精确控制注入深度和剂量C.工艺温度低，适合做浅结D.可以实现大面积均匀掺杂3.关于DUV（深紫外）光刻胶，下列说法正确的有（）。A.分为正性胶和负性胶B.正性胶曝光区域可溶于显影液C.化学放大胶是DUV光刻胶的主流D.光刻胶的对比度越高，图形转移质量越好4.随着工艺节点进入纳米尺度，栅极介质材料逐渐由Si转向High-K材料（如HA.减小栅极漏电流B.增加栅极电容C.提高器件的可靠性D.降低工艺成本5.以下哪些因素会影响化学机械抛光（CMP）的速率（）。A.抛光液的化学成分B.研磨垫的材质和硬度C.抛光压力D.抛光盘转速三、填空题（本大题共10空，每空2分，共20分）1.在半导体制造中，硅片最常见的直径规格有200mm和________mm。2.Deal-Grove模型描述了硅的热氧化动力学，该模型将氧化过程分为线性速率区和________速率区。3.在光刻工艺中，为了检测光罩图形与硅片上已有图形的对准情况，使用了________标记。4.某薄膜的方块电阻为50

Ω/◻，若电流流经方向上的薄膜长度为100μ5.在CMOS工艺中，NMOS晶体管通常制作在________阱中，而PMOS晶体管制作在________阱中。6.倒扣键合技术中，用于实现芯片与封装基板互连的微小金属凸点被称为________。7.沉积薄膜的台阶覆盖能力是指薄膜在台阶侧面和底部的厚度与台阶顶部厚度的比值。________沉积工艺通常具有共形性好的特点，即台阶覆盖能力极佳。8.在极紫外（EUV）光刻中，由于所有材料对EUV光都有强吸收，因此光学系统必须使用________反射镜，而不能使用透镜。四、简答题（本大题共4小题，每小题8分，共32分）1.简述LOCOS（硅的局部氧化）隔离技术与STI（浅沟槽隔离）技术的原理，并比较STI相对于LOCOS的主要优势。2.简述自对准工艺在MOSFET制造中的含义及其作用。3.解释什么是“闩锁效应”，并列举两种防止闩锁效应的工艺改进措施。4.简述半导体制造中“暗场”掩模与“亮场”掩模的区别，并说明在刻蚀氮化硅层时通常选择哪一种。五、计算与分析题（本大题共3小题，共53分）1.（15分）某晶圆厂生产一款芯片，单个芯片面积为4mm×4(1)忽略边缘无效区域，计算每片晶圆理论上最多能切割出多少颗芯片？(2)若该工艺的平均缺陷密度为0.1，请根据负二项式良率模型（简化为泊松模型Y=）计算该芯片的良率。(3)若工厂每月投入5000片晶圆，计算每月合格的芯片产出量。2.（18分）在离子注入工艺中，假设注入杂质为硼（B），注入能量为100keV，剂量为1(1)简述非晶化注入在形成超浅结中的应用。(2)已知在100keV下，硼在硅中的投影射程约为0.3μm，标准偏差Δ约为0.07μm。请画出杂质浓度随深度分布的高斯曲线示意图，并标出(3)计算注入后的峰值浓度。（提示：峰值浓度公式近似为≈）3.（20分）某0.18μmCMOS工艺流程包含以下主要步骤：光刻1（定义有源区）->刻蚀STI沟槽->沉积氧化层填充->CMP平坦化->阱注入->栅氧化->多晶硅沉积与光刻刻蚀->源漏注入->退火->接触孔光刻与刻蚀->金属沉积与刻蚀。(1)请解释在源漏注入之后进行“快速热退火（RTA）”的目的。(2)在接触孔刻蚀中，刻蚀停止层通常选择什么材料？为什么？(3)如果在该工艺中引入了“硅化物”工艺以降低源漏和栅极的电阻，请描述自对准硅化物工艺的基本流程。六、综合应用题（本大题共1题，共30分）1.随着摩尔定律的发展，集成电路制造工艺节点不断缩小。请针对从平面体硅CMOS向FinFET（鳍式场效应晶体管）架构的转变，回答以下问题：(1)画出FinFET器件的三维结构示意图（可用文字描述关键结构名称），并指出其沟道区域的位置。(2)解释在纳米尺度下，传统平面CMOS器件面临的主要短沟道效应（SCE）问题，以及FinFET是如何通过结构改进来抑制这些效应的。(3)在FinFET制造工艺中，鳍片的成型是关键步骤之一。请分析如何利用“侧壁图形转移技术”来实现比光刻技术分辨率更细的鳍片宽度。(4)除了FinFET，请列举至少一种其他的先进器件结构（如FD-SOI,GAA-FET等），并简述其特点。参考答案与解析一、单项选择题1.C解析：(100)晶面的硅表面态密度最低，界面陷阱电荷最少，且有利于获得较高的迁移率，因此最常用于制造MOSFET。(111)晶面原子密度最高，刻蚀速率最慢，常用于双极型晶体管或MEMS中的湿法刻蚀停止层。解析：(100)晶面的硅表面态密度最低，界面陷阱电荷最少，且有利于获得较高的迁移率，因此最常用于制造MOSFET。(111)晶面原子密度最高，刻蚀速率最慢，常用于双极型晶体管或MEMS中的湿法刻蚀停止层。2.B解析：干法氧化使用纯氧，生长速率慢，但氧化层结构致密，电气性能好，适合生长高质量的栅氧化层。湿法氧化使用水蒸气，引入了OH-离子，生长速率快，但氧化层结构相对疏松。解析：干法氧化使用纯氧，生长速率慢，但氧化层结构致密，电气性能好，适合生长高质量的栅氧化层。湿法氧化使用水蒸气，引入了OH-离子，生长速率快，但氧化层结构相对疏松。3.A解析：光学光刻的分辨率遵循瑞利判据：R=，其中为工艺常数，λ为光源波长，NA为数值孔径。波长越短、NA越大，分辨率越高（R值越小）。解析：光学光刻的分辨率遵循瑞利判据：R=，其中为工艺常数，λ为光源波长，N4.C解析：当离子沿晶轴方向注入时，可能与晶格原子发生较少碰撞，从而注入很深，形成沟道效应。通过倾斜晶圆（通常7°左右），使离子偏离主晶轴方向，增加碰撞几率，从而抑制沟道效应。解析：当离子沿晶轴方向注入时，可能与晶格原子发生较少碰撞，从而注入很深，形成沟道效应。通过倾斜晶圆（通常7°左右），使离子偏离主晶轴方向，增加碰撞几率，从而抑制沟道效应。5.D解析：溅射属于物理气相沉积（PVD），利用离子轰击靶材使原子溅出沉积。CVD利用化学反应在表面沉积薄膜。CVD台阶覆盖性优于PVD，但温度通常高于PVD。LPCVD利用低压增加扩散均匀性。解析：溅射属于物理气相沉积（PVD），利用离子轰击靶材使原子溅出沉积。CVD利用化学反应在表面沉积薄膜。CVD台阶覆盖性优于PVD，但温度通常高于PVD。LPCVD利用低压增加扩散均匀性。6.C解析：硅的各向异性湿法刻蚀中，(111)面的刻蚀速率远慢于(100)面。因此，刻蚀(100)晶片时，侧壁会由慢速刻蚀的(111)面构成，形成倒金字塔形的凹坑，其侧面与(100)表面呈54.74°夹角。解析：硅的各向异性湿法刻蚀中，(111)面的刻蚀速率远慢于(100)面。因此，刻蚀(100)晶片时，侧壁会由慢速刻蚀的(111)面构成，形成倒金字塔形的凹坑，其侧面与(100)表面呈54.74°夹角。7.C解析：铜的干法刻蚀非常困难，因为难以形成挥发性产物。因此，铜互连不采用传统的刻蚀工艺，而是采用大马士革工艺：先刻蚀介质层（如氧化硅）形成沟槽和通孔，沉积阻挡层和铜种子层，然后电镀铜填满沟槽，最后通过CMP去除多余的铜。解析：铜的干法刻蚀非常困难，因为难以形成挥发性产物。因此，铜互连不采用传统的刻蚀工艺，而是采用大马士革工艺：先刻蚀介质层（如氧化硅）形成沟槽和通孔，沉积阻挡层和铜种子层，然后电镀铜填满沟槽，最后通过CMP去除多余的铜。8.C解析：闩锁效应是由寄生可控硅结构引起的。降低寄生晶体管（NPN和PNP）的电流增益（β）可以有效抑制闩锁。采用倒退阱可以降低横向寄生晶体管的基区电阻和增益；增加保护环可以收集载流子，降低寄生晶体管的基区电位。解析：闩锁效应是由寄生可控硅结构引起的。降低寄生晶体管（NPN和PNP）的电流增益（β）可以有效抑制闩锁。采用倒退阱可以降低横向寄生晶体管的基区电阻和增益；增加保护环可以收集载流子，降低寄生晶体管的基区电位。9.A解析：泊松良率模型公式为Y=。解析：泊松良率模型公式为Y芯片面积A=缺陷密度=0.5Y=10.C解析：高剂量离子注入会使光刻胶中的高分子链发生交联，变得不溶于普通溶剂。因此，通常需要先使用氧气等离子体（灰化）去除大部分交联胶，再使用湿法化学剥离液去除残留的硬化胶。解析：高剂量离子注入会使光刻胶中的高分子链发生交联，变得不溶于普通溶剂。因此，通常需要先使用氧气等离子体（灰化）去除大部分交联胶，再使用湿法化学剥离液去除残留的硬化胶。11.A解析：在铝中添加少量铜（通常约0.5%）可以有效抑制电迁移现象，因为铜原子倾向于在铝的晶界处富集，阻碍铝原子的扩散。解析：在铝中添加少量铜（通常约0.5%）可以有效抑制电迁移现象，因为铜原子倾向于在铝的晶界处富集，阻碍铝原子的扩散。12.C解析：CMP是化学作用和机械作用的结合。它既能去除表面损伤层和沾污，又能实现多层金属互连中的全局平坦化，是解决深亚微米工艺中台阶覆盖问题的关键技术。解析：CMP是化学作用和机械作用的结合。它既能去除表面损伤层和沾污，又能实现多层金属互连中的全局平坦化，是解决深亚微米工艺中台阶覆盖问题的关键技术。13.A解析：离轴照明（OAI）通过改变照明角度，利用干涉效应提升对比度，从而在不损失太多焦深的情况下提高分辨率，或者保持分辨率的同时增大焦深。解析：离轴照明（OAI）通过改变照明角度，利用干涉效应提升对比度，从而在不损失太多焦深的情况下提高分辨率，或者保持分辨率的同时增大焦深。14.C解析：外延层与衬底导电类型相同称为同型外延，主要用于降低集电极电阻（在双极型中）或制作高击穿电压器件；导电类型相反称为反型外延，如P衬底上生长N外延（CMOS常用），用于抑制闩锁。解析：外延层与衬底导电类型相同称为同型外延，主要用于降低集电极电阻（在双极型中）或制作高击穿电压器件；导电类型相反称为反型外延，如P衬底上生长N外延（CMOS常用），用于抑制闩锁。15.B解析：FinFET的鳍片宽度通常小于光刻机的分辨率极限，且需要垂直的侧壁。反应离子刻蚀（RIE）具有各向异性，能形成垂直侧壁，结合硬掩膜和侧壁转移技术，是实现高深宽比鳍片的关键。解析：FinFET的鳍片宽度通常小于光刻机的分辨率极限，且需要垂直的侧壁。反应离子刻蚀（RIE）具有各向异性，能形成垂直侧壁，结合硬掩膜和侧壁转移技术，是实现高深宽比鳍片的关键。二、多项选择题1.ABCD解析：RCA清洗是标准的湿法清洗流程。SC-1（NH4OH/H2O2/H2O）去除有机物和颗粒；SC-2（HCl/H2O2/H2O）去除金属离子；HFDip去除氧化层；PiranhaClean（H2SO4/H2O2）是强氧化剂，常用于去除顽固有机物，虽然不属于RCA的两步主清洗，但也是半导体制造中常用的清洗步骤。解析：RCA清洗是标准的湿法清洗流程。SC-1（NH4OH/H2O2/H2O）去除有机物和颗粒；SC-2（HCl/H2O2/H2O）去除金属离子；HFDip去除氧化层；PiranhaClean（H2SO4/H2O2）是强氧化剂，常用于去除顽固有机物，虽然不属于RCA的两步主清洗，但也是半导体制造中常用的清洗步骤。2.ABC解析：离子注入可以精确控制剂量和能量（深度），低温工艺，横向扩散小。虽然均匀性通常很好，但大面积均匀性不仅取决于注入机，还取决于扫描系统，不过相比热扩散，其均匀性控制更为精确和数字化。D选项“实现大面积均匀掺杂”两者均可，但并非注入相对于扩散的独特优势（扩散在均匀性上其实也很好），但通常题目考察的是注入的精确控制能力。最核心的优势是B和C。A也是正确，注入均匀性极佳。解析：离子注入可以精确控制剂量和能量（深度），低温工艺，横向扩散小。虽然均匀性通常很好，但大面积均匀性不仅取决于注入机，还取决于扫描系统，不过相比热扩散，其均匀性控制更为精确和数字化。D选项“实现大面积均匀掺杂”两者均可，但并非注入相对于扩散的独特优势（扩散在均匀性上其实也很好），但通常题目考察的是注入的精确控制能力。最核心的优势是B和C。A也是正确，注入均匀性极佳。3.ABCD解析：光刻胶分正负性；正性胶曝光后溶解度增加；化学放大胶利用光致产酸剂催化反应，感光度高，是DUV主流；对比度越高，图形边缘越陡直，质量越好。解析：光刻胶分正负性；正性胶曝光后溶解度增加；化学放大胶利用光致产酸剂催化反应，感光度高，是DUV主流；对比度越高，图形边缘越陡直，质量越好。4.AB解析：随着Si厚度变薄（<2nm），直接隧穿效应导致漏电流急剧增加，功耗增大。使用High-K材料可以在保持物理厚度较大（减少漏电）的同时，获得等效的较大电容（维持驱动电流）。可靠性会有所改善，但主要动力是A和B。High-K工艺通常更复杂，成本不一定降低。解析：随着S5.ABCD解析：Preston方程描述了CMP去除速率：RR=·P·V。其中P为压力，V为相对速度。为工艺常数，取决于抛光液化学成分（氧化剂、pH值、磨粒）和研磨垫的机械性质（硬度、粗糙度）。解析：Preston方程描述了CMP去除速率：RR=三、填空题1.3002.抛物线3.对准4.500解析：方块电阻=50

Ω/◻。方块数N=L/W5.P；N（注：在P型衬底CMOS工艺中，NMOS在P阱，PMOS在N阱；若是N型衬底则反之。常规P衬底工艺填P阱、N阱）6.焊球或微凸点7.LPCVD（或CVD，特别是LPCVD和ALD）8.多层膜四、简答题1.答：LOCOS原理：利用氮化硅（S）作为氧化掩膜，因为氮化硅氧化速率极慢。在未被氮化硅覆盖的区域，热氧化生长场氧化层。氧化的氧原子会横向扩散到掩膜边缘下方，导致氧化层边缘呈“鸟嘴”状。STI原理：利用光刻和干法刻蚀在硅中刻蚀出浅沟槽，然后沉积氧化物（如HDP-CVD）填满沟槽，最后通过CMP去除多余的氧化物，实现平坦化隔离。STI优势：1.无鸟嘴效应：消除了LOCOS中的鸟嘴，节省了有源区面积，适合高密度集成。2.表面平坦化：CMP后表面非常平整，有利于后续光刻和多层金属化。3.隔离性能更好：沟槽较深，能提供更好的隔离击穿电压，有效抑制寄生晶体管。2.答：含义：自对准工艺是指利用器件本身已有的结构（如栅极）作为掩模，对源漏区域进行高精度的掺杂，而不需要额外的光刻步骤来对准源漏区与栅极。作用：在MOSFET制造中，先制作栅极，然后以栅极和其侧壁（通常结合侧墙spacer）为掩模进行源漏离子注入。这样可以保证源漏区与沟道区域的对准精度极高，消除了光刻套刻误差带来的寄生交叠电容，从而提高了器件的速度和性能。3.答：定义：闩锁效应是CMOS电路中固有的寄生可控硅结构（由源漏、阱和衬底形成的PNPN结构）在受到外界触发（如噪声、静电）时导通，导致电源到地之间产生大电流，使电路失效甚至烧毁的现象。防止措施：1.采用槽隔离（STI）：消除寄生晶体管之间的通路，破坏寄生可控硅结构。2.增加保护环：在NMOS和PMOS周围收集载流子，降低寄生晶体管的基区电位。3.降低衬底电阻和阱电阻：使用外延衬底或高浓度埋层，降低和，使得寄生晶体管的发射结电压小于开启电压。4.采用SOS或SOI工艺：利用绝缘体上硅结构，从根本上消除了体硅中的闩锁路径。4.答：区别：亮场掩模：透明区域对应图形（不透光区域为背景）。用于正胶工艺时，透明区透光，胶被曝光显影去除，后续刻蚀去掉下层材料。暗场掩模：不透光区域对应图形（透明区域为背景）。应用：在刻蚀氮化硅（通常作为LOCOS的掩膜或STI的硬掩膜）时，通常希望保留氮化硅图形（如隔离环），去除其他区域的氮化硅。如果使用正性胶，通常选择暗场掩模。因为暗场掩模的图形区是不透光的，光刻胶在图形区未曝光而被保留；在非图形区曝光被去除。刻蚀时，保留的光刻胶保护下方的氮化硅，从而刻蚀掉非图形区的氮化硅，最终在硅片上留下氮化硅图形。五、计算与分析题1.解：(1)芯片数量计算：晶圆直径D=300mm芯片面积=4理想情况下（简单面积除法，忽略边缘）：N=取整，理论上最多约4417颗。(注：更精确的GrossDiePerWafer计算公式需考虑边缘切割，但题目要求忽略边缘无效区域，故直接用面积比)(注：更精确的GrossDiePerWafer计算公式需考虑边缘切割，但题目要求忽略边缘无效区域，故直接用面积比)(2)良率计算：泊松模型：YA==0.1Y=良率约为98.41%。(3)月产出量：总投入=5000片。每片合格芯片=4418×月产出=5000×即约2173.5万颗。2.解：(1)非晶化注入：为了形成超浅结，需要降低注入能量（沟道效应增加）并抑制退火时的扩散。预非晶化注入（如注入Si或Ge）可以破坏硅表面的晶格结构，使其非晶化。在非晶硅中，硼离子不再发生沟道效应，可以投影射程更浅、分布更陡峭；同时，固相外延再生长（SPER）退火可以在较低温度下激活杂质并减少扩散。(2)分布示意图：横轴：深度x，纵轴：浓度N(x)。横轴：深度x曲线呈钟形（高斯分布）。曲线呈钟形（高斯分布）。峰值位置位于=0.3μm曲线宽度由Δ决定。曲线宽度由Δ决定。衬底浓度=为一条水平线。衬底浓度=为一条水平线。高斯曲线与水平线的交点即为结深。由于峰值浓度远高于衬底浓度，结深位于下方的某个位置（约0.3+2~(3)峰值浓度计算：公式：=QΔ≈=≈≈峰值浓度约为5.7×3.解：(1)快速热退火（RTA）目的：杂质激活：将注入的杂质原子从晶格间隙位置移动到替位位置，使其成为电活性载流子。损伤修复：修复高能离子注入造成的晶格损伤。控制扩散：相比传统炉管退火，RTA在极高温（1000°C+）下保持极短时间（几秒到几十秒），能在激活杂质的同时最大限度地限制杂质的热扩散，这对于形成浅结至关重要。(2)接触孔刻蚀停止层：通常选择氮化硅（S）层。原因：在0.18μm工艺中，通常采用自对准接触孔工艺。接触孔需要穿过层间介质（ILD，通常是PSG或BPSG）连接到源漏或栅极。为了防止刻蚀过深穿透有源区，或者为了实现SAC（刻蚀停止在氮化硅侧墙上），在栅极两侧形成氮化硅侧墙。当刻蚀接触孔时，氧化硅介质的刻蚀速率远大于氮化硅，因此氮化硅可以作为有效的刻蚀停止层，防止接触孔短路到沟道或阱区。(3)自对准硅化物工艺流程：1.预清洗：去除源、漏和栅极表面的自然氧化层和沾污，确保金属与硅的良好接触。2.金属沉积：在晶圆全表面沉积难熔金属，如钛、钴或镍（Ti,Co,Ni）。3.第一次RTA（退火1）：在特定温度下进行退火，使金属与接触到的硅（源漏多晶硅和栅极多晶硅）发生反应生成硅化物（如Ti4.选择性刻蚀：使用湿法刻