《FPGA应用技术及实践》-情境五

第五讲组合逻辑电路设计1.基本门电路设计2.数据选择器的设计3.数据分配器的设计4.三态门的设计5.单向总线缓冲器设计6.编码器设计7.优先编码器的设计8.码制变换译码器第五讲组合逻辑电路设计9.二－十进制BCD译码器设计10.显示译码器的设计11.半加器设计12.全加器设计13.6位加法器设计14.4位加减法器设计15.3位乘法器的设计16.奇校验电路设计1.基本门电路的设计基本门电路主要用来实现基本的输入/输出之间的逻辑关系，包括与门、非门、或门、与非门、或非门、异或门、同或门等。以2输入端与非门为例讲解基本门电路的设计。1．实验原理2输入端与非门是组合逻辑电路中的基本逻辑器件，有2个输入端A、B和1个输出端C。2输入端与非门应具备的端口有：输入端：A、B；输出端：C。1.基本门电路的设计

2输入端与非门的电路符号1.基本门电路的设计2输入端与非门的真值表1.基本门电路的设计

1.基本门电路的设计

方法一：1.基本门电路的设计

方法二：2输入端与非门的波形图1.基本门电路的设计

2.数据选择器的设计数据选择器的输入端包括地址输入端和数据输入端。由地址输入端给出地址，找出相应的数据输入端，把该数据输入端的数据送入输出端。数据选择器包括4选1数据选择器、8选1数据选择器等。下面以4选1数据选择器为例来介绍数据选择器的设计。1．实验原理4选1数据选择器有如下端口：两个地址输入端：S1、S0；4个数据输入端：D、C、B、A；1个输出端Y。2.数据选择器的设计4选1数据选择器的电路符号2.数据选择器的设计4选1数据选择器真值表2.数据选择器的设计4选1数据选择器的波形图2.数据选择器的设计3.1对2数据分配器的设计数据分配器是一种处理数据的逻辑电路，用来将一个输入信号输出(分配)到指定的输出端。数据分配器可分为1对2数据分配器、1对4数据分配器等。以1对2数据分配器为例来介绍数据分配器的设计。1．实验原理

1对2数据分配器是根据控制端的值选取输入端的值送入到输出端。其端口有：1个控制端：S。1个数据输入端：D。2个输出端：Y0、Y1。3.1对2数据分配器的设计

1对2数据分配器的电路符号3.1对2数据分配器的设计

1对2数据分配器真值表3.1对2数据分配器的设计

1对2数据分配器的波形图3.1对2数据分配器的设计

4.三态门的设计三态门是具有三种输出状态的器件。1．实验原理三态门有两个输入端B、A和一个输出端dataout，输出端有高阻、0、1三个状态。三态门应具备的脚位：输入端：datain、outen；输出端：dataout。三态门真值表outendataout0高阻1datain4.三态门的设计三态门的电路符号4.三态门的设计三态门的波形图4.三态门的设计5.单向总线缓冲器的设计1．实验原理设计一个8位单向总线缓冲器。应具备的脚位：输入端：datain[7..0]、en；输出端：dataout[7..0]。8位单向总线缓冲器真值表enDataout[7..0]0高阻1Datain[7..0]5.单向总线缓冲器的设计5.单向总线缓冲器的设计8位单向总线缓冲器电路符号5.单向总线缓冲器的设计方法一5.单向总线缓冲器的设计方法二5.单向总线缓冲器的设计6.编码器设计1．实验原理设计一个8线－3线编码器。应具备的脚位：输入端：i[7..0]；输出端：y[2..0]。8线－3线编码器真值表6.编码器设计6.编码器设计8线－3线编码器电路符号6.编码器设计6.编码器设计7.优先编码器的设计1．实验原理设计一个8线－3线优先编码器。应具备的脚位：输入端：i[7..0]；输出端：y[2..0]。8线－3线优先编码器真值表7.优先编码器的设计8线－3线优先编码器电路符号7.优先编码器的设计7.优先编码器的设计7.优先编码器的设计8.码制变换译码器的设计1．实验原理设计一个8421BCD－十进制译码器。应具备的脚位：输入端：a[3..0]；输出端：y[9..0]。8421BCD－十进制译码器真值表8.码制变换译码器的设计8.码制变换译码器的设计8421BCD－十进制译码器电路符号8.码制变换译码器的设计8.码制变换译码器的设计9.二－十进制BCD译码器设计1．实验原理设计一个二－十进制BCD译码器。应具备的脚位：输入端：din；输出端：a，b。二－十进制BCD译码器电路符号9.二－十进制BCD译码器设计9.二－十进制BCD译码器设计9.二－十进制BCD译码器设计显示译码器可将BCD码转换成数字显示码，有4个输入引脚和7个输出引脚。4位BCD译码器可分为共阴与共阳两种。下面以设计共阳显示译码器为例来说明其设计方法。10.显示译码器的设计10.显示译码器的设计1．实验原理共阳4位BCD译码器有4个输入端用来输入BCD码，7个输出端分别对应到七段显示器的a、b、c、d、e、f、g七段数码管。4位BCD译码器具备的端口：输入端：D3、D2、D1、D0；输出端：S6、S5、S4、S3、S2、S1、S0。显示译码器的电路符号10.显示译码器的设计数据线输出D3D2D1D0S0S1S2S3S4S5S600000000001000110011110010001001000110000110010010011000101010010001100100000011100011111000000000010010000100显示译码器的真值表显示译码器的波形图10.显示译码器的设计11.半加器的设计1．实验原理半加器可对两个一位二进制数进行加法运算，同时产生进位。半加器应具备的脚位：输入端：A、B；输出端：S、C。半加器真值表

输入

输出ABSC000001101010110111.半加器的设计半加器的电路符号11.半加器的设计半加器的波形图11.半加器的设计12.全加器的设计1．实验原理全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项(Ci)，以得到输出位和(S)和进位(Co)。全加器应具备的脚位：输入端：A、B、Ci；输出端：S、Co。全加器真值表ABCiSCo000000011001010011011001010101110011111112.全加器的设计全加器的电路符号12.全加器的设计全加器的波形图12.全加器的设计13.6位加法器的设计加法器可以对两个多位二进制数进行加法运算。加法器可分为4位加法器、6位加法器和8位加法器等。下面对6位加法器设计作介绍。13.6位加法器的设计1．实验原理6位加法器可以对两个6位二进制数进行加法运算，并且产生进位。6位加法器应具备的脚位：输入端：A[5..0]、B[5..0]；输出端：S[5..0]、Cout。6位加法器的电路符号13.6位加法器的设计6位加法器的波形图13.6位加法器的设计14.4位加减法器的设计1．实验原理4位加减法器可以对两个4位二进制数进行加减法运算，并且产生进位。4位加法器应具备的脚位：输入端：Sub、A[3..0]、B[3..0]；输出端：S[3..0]、Co。4位加减法器真值表输入输出SubA[3..0]B[3..0]S[3..0]Co0ABA+B进位1ABA−B借位14.4位加减法器的设计4位加减法器的电路符号14.4位加减法器的设计4位加减法器的波形图14.4位加减法器的设计15.3位乘法器的设计1．实验原理乘法器可以对多位二进制数进行乘法运算，3位乘法器有6个输入端，可输入两个3位二进制数，对其进行乘法运算后，结果由6个输出端给出。下例介绍3位乘法器的设计方法。3位乘法器应具备的脚位：输入端：A[2..0]、B[2..0]；输出端：Y5、Y4、Y3、Y2、Y1、Y0。15.3位乘法器的设计3位乘法器真值表输入输出A[2..